| 主权项 |
1.一种半导体记忆元件,该半导体记忆元件包括: 复数个记忆体组;以及 一更新控制方块,该更新控制方块响应一个可识别 欲更新的该些复数个记忆体组当中至少一个之控 制位址,并且用以控制欲更新的该些复数个记忆体 组当中至少一个的更新,该控制位址更在该些复数 个记忆体组的读及/或写操作期间使用。 2.如申请专利范围第1项所述之半导体记忆元件,其 中该更新控制方块响应可识别欲更新的该些复数 个记忆体组当中至少一个之该控制位址及一个组 位址,并且用以控制欲更新的该些复数个记忆体组 当中至少一个的更新。 3.如申请专利范围第1项所述之半导体记忆元件,其 中该控制位址在该半导体记忆元件执行更新操作 时可识别欲更新的该些复数个记忆体组当中至少 一个,并且在该半导体记忆元件执行读及/或写操 作时可识别该半导体记忆元件的一记忆体位址。 4.如申请专利范围第1项所述之半导体记忆元件,其 中该更新控制方块包括: 一个组更新控制器,该组更新控制器用以控制该些 复数个记忆体组当中至少一个的更新,以响应该控 制位址、一更新开始信号以及一更新结束信号。 5.如申请专利范围第4项所述之半导体记忆元件,其 中复数条与该控制位址有关的控制位址线的一数 目等于该些复数个记忆体组的一数目。 6.如申请专利范围第4项所述之半导体记忆元件,其 中该组更新控制器包括: 复数个反及(NAND)闸,该些反及(NAND)闸用以对该控制 位址与该更新开始信号执行反及(NAND)运算;以及 复数个反或(NOR)闸,该些反或(NOR)闸分别连接到该 些反及(NAND)闸且用以分别对该些反及(NAND)闸的复 数个输出信号与该更新结束信号执行反或(NOR)运 算,并输出一更新控制信号到该些记忆体组。 7.如申请专利范围第2项所述之半导体记忆元件,其 中该更新控制方块包括: 一个组位址解码器,该组位址解码器用以解码该组 位址且输出一第二组位址; 一个组选择器,该组选择器用以接收该控制位址及 该第二组位址,并且输出一个可选择欲更新的该些 复数个记忆体组当中至少一个之组选择信号;以及 一个组更新控制器,该组更新控制器用以控制该些 复数个记忆体组当中至少一个的更新,以响应该组 选择信号、一更新开始信号以及一更新结束信号 。 8.如申请专利范围第7项所述之半导体记忆元件,其 中该组选择器藉由对该控制位址与该第二组位址 执行或(OR)运算来输出可选择欲更新的该些复数个 记忆体组当中至少一个之该组选择信号。 9.如申请专利范围第7项所述之半导体记忆元件,其 中该组选择器包括复数个反或(NOR)闸,该些反或(NOR )闸用以对该控制位址与该第二组位址执行反或( NOR)运算且输出该组选择信号。 10.如申请专利范围第7项所述之半导体记忆元件, 其中复数条与该控制位址有关的控制位址线的一 数目以及复数条与该第二组位址有关的第二组位 址线的一数目等于该些复数个记忆体组的一数目 。 11.如申请专利范围第7项所述之半导体记忆元件, 其中该组更新控制器包括: 复数个反及(NAND)闸,该些反及(NAND)闸用以对该组选 择信号与该更新开始信号执行反及(NAND)运算;以及 复数个反或(NOR)闸,该些反或(NOR)闸分别连接到该 些反及(NAND)闸且用以分别对该些反及(NAND)闸的复 数个输出信号与该更新结束信号执行反或(NOR)运 算,并输出一更新控制信号到该些复数个记忆体组 。 12.如申请专利范围第1项所述之半导体记忆元件, 其中该半导体记忆元件是一动态随机存取记忆体 。 13.如申请专利范围第1项所述之半导体记忆元件, 其中该控制位址是一行位址及/或一列位址。 14.一种半导体记忆系统,该半导体记忆系统包括: 一记忆体控制器,该记忆体控制器用以产生一更新 命令及一控制位址;以及 复数个半导体记忆元件,每一该半导体记忆元件包 括复数个记忆体组及一更新控制方块,该更新控制 方块响应可识别欲更新的该些复数个记忆体组当 中至少一个之该控制位址及该更新命令,并且用以 控制欲更新的该些复数个记忆体组当中至少一个 的更新,该控制位址更在该些复数个记忆体组的读 及/或写操作期间使用。 15.如申请专利范围第14项所述之半导体记忆系统, 其中每一该半导体记忆元件更包括一控制位址缓 冲器,该控制位址缓冲器用以暂时储存该记忆体控 制器所输出的该控制位址。 16.如申请专利范围第14项所述之半导体记忆系统, 其中该记忆体控制器更用以产生一个组位址,且其 中该更新控制方块响应可识别欲更新的该些复数 个记忆体组当中至少一个之该控制位址及该组位 址,并用以控制欲更新的该些复数个记忆体组当中 至少一个的更新。 17.如申请专利范围第16项所述之半导体记忆系统, 其中该记忆体控制器更用以产生可识别欲更新的 该些复数个记忆体组当中一个之该组位址,并产生 可识别欲更新的该些复数个记忆体组当中多个之 该控制位址。 18.如申请专利范围第14项所述之半导体记忆系统, 其中该更新控制方块包括一个组更新控制器,该组 更新控制器用以控制该些复数个记忆体组当中至 少一个的更新,以响应该控制位址、一更新开始信 号以及一更新结束信号。 19.如申请专利范围第16项所述之半导体记忆系统, 其中该更新控制方块包括: 一个组位址解码器,该组位址解码器用以解码该组 位址且输出一第二组位址; 一个组选择器,该组选择器用以接收该控制位址及 该第二组位址,并且输出一个可选择欲更新的该些 复数个记忆体组当中至少一个之组选择信号;以及 一个组更新控制器,该组更新控制器用以控制该些 复数个记忆体组当中至少一个的更新,以响应该组 选择信号、一更新开始信号以及一更新结束信号 。 20.如申请专利范围第14项所述之半导体记忆系统, 其中该控制位址在该半导体记忆元件执行更新操 作时可识别欲更新的该些复数个记忆体组当中至 少一个,并且在该半导体记忆元件执行读及/或写 操作时可识别该半导体一记忆元件的一记忆体位 址。 21.一种操作半导体记忆元件的方法,包括: 产生一个可识别欲更新的复数个记忆体组当中至 少一个之控制位址,该控制位址更在该些复数个记 忆体组的读及/或写操作期间使用;以及 更新该些复数个记忆体组当中至少一个以响应该 控制位址。 22.如申请专利范围第21项所述之操作半导体记忆 元件的方法,其中产生该控制位址的该步骤包括产 生可识别欲更新的该些复数个记忆体组当中至少 一个之该控制位址及一个组位址,且其中更新该些 复数个记忆体组当中至少一个的该步骤包括更新 该些复数个记忆体组当中至少一个以响应该控制 位址及该组位址。 23.如申请专利范围第21项所述之操作半导体记忆 元件的方法,其中该控制位址在该半导体记忆元件 执行更新操作时可识别欲更新的该些复数个记忆 体组当中至少一个,并且在该半导体记忆元件执行 读及/或写操作时可识别该半导体记忆元件的一记 忆体位址。 24.如申请专利范围第21项所述之操作半导体记忆 元件的方法,其中该半导体记忆元件是一动态随机 存取记忆体。 25.如申请专利范围第21项所述之操作半导体记忆 元件的方法,其中该控制位址是一行位址及/或一 列位址。 图式简单说明: 图1是执行更新操作的习知半导体记忆系统的方块 图。 图2是根据本发明的一实施例之执行更新操作的半 导体记忆系统的方块图。 图3是图2所示之更新控制方块的方块图。 图4是根据本发明的一实施例之更新操作的时态图 。 图5是根据本发明的另一实施例之执行更新操作的 半导体记忆系统的方块图。 图6是图5所示之更新控制方块的方块图。 |
