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1.一种对一嵌入式动态随机存取记忆体(DRAM)结构 内一静态随机存取记忆体(SRAM)阵列进行熔丝资讯 的序列式储存及撷取之方法,其中该SRAM阵列被连 接到构成一扫描链的若干上游及下游锁存器,该方 法包含下列程序: 序列地将资料扫描到该扫描链; 使用一计数器而计数被扫描到该嵌入式DRAM结构的 位元之数目; 在该计数器计数到等于该扫描链中所有下游扫描 锁存器的储存位元数目之一量时,将该熔丝资讯载 入一移位暂存器; 当该移位暂存器已满时,将该移位暂存器的内容载 入该SRAM阵列的一SRAM线; 重复载入该移位暂存器及载入该SRAM阵列的该等程 序,直到该SRAM阵列已满为止;以及 指定该SRAM阵列中之一位址,而自该SRAM阵列读取该 熔丝资讯。 2.如申请专利范围第1项之方法,其中该移位暂存器 及该SRAM线中之位元的数目等于一熔丝字组中之位 元的数目。 3.如申请专利范围第1项之方法,其中系以若干平行 作业之方式将资料写到该SRAM阵列。 4.如申请专利范围第1项之方法,其中该等下游扫描 锁存器是在该嵌入式DRAM结构的下游。 5.如申请专利范围第1项之方法,其中将该移位暂存 器的该等内容载入该SRAM线的该程序包含下列程序 ;在一第二计数器中计数被载入该移位暂存器的位 元之数目,且一旦该第二计数器中之値等于该SRAM 线之容量之后,以平行之方式将所有该等位元自该 移位暂存器同时载入该SRAM线。 6.一种熔丝资讯序列地储存在一嵌入式动态随机 存取记忆体(DRAM)结构内一静态随机存取记忆体( SRAM)阵列之方法,其中该SRAM阵列被连接到构成一扫 描链的若干上游及下游锁存器,该方法包含下列程 序; 序列地将资料扫描到该扫描链;以及 使用一先进先出(FIFO)作业将资料储存在SRAM阵列, 直到不再有资料被扫描到扫描链为止。 7.如申请专利范围第6项之方法,其中该FIFO作业包 含下列程序:当每一资料位元被扫描到该SRAM阵列 时,递增一位址计数器的计数,使所接收的每一资 料位元被写到该SRAM阵列内的一后续位元。 8.如申请专利范围第6项之方法,其中该FIFO作业包 含下列程序: 将一第一位元写到该SRAM阵列的一第一位元位址; 将额外的位元写到该SRAM阵列的额外的位址; 当将每一额外的位元写到该SRAM阵列时,递增一计 数器之计数; 其中当该位址计数器到达该SRAM阵列的一最大容量 时,该方法包含下列程序: 将该第一位元输出到该等下游锁存器; 以一最近接收的位元覆写该第一位元;以及 当接收到额外的位元时,针对该SRAM阵列中之每一 后续的位元重复该输出及覆写程序。 9.如申请专利范围第8项之方法,其中在完成了写入 程序之后,该SRAM阵列只存放有最近接收的位元。 10.一种自一嵌入式动态随机存取记忆体(DRAM)结构 内一静态随机存取记忆体(SRAM)阵列撷取熔丝资讯 之方法,其中该SRAM阵列被连接到构成一扫描链的 若干上游及下游锁存器,其中该SRAM阵列中之SRAM线 的长度等于一熔丝字组,且其中该SRAM阵列中储存 的熔丝字组可桥接两个SRAM线,该方法包含下列程 序: 计算一位移量; 将一所需熔丝字组的一第一位元的逻辑位址加上 该位移量,而决定该所需熔丝字组要求内的该第一 位元之实体位置; 读取两个SRAM线,以便读取存放有该第一位元的该 实体位置之一第一SRAM线、以及紧接在该第一SRAM 线之后的一第二SRAM线;以及 将该第一SRAM线的结尾与该第二SRAM线的开始合并, 以便输出该所需的熔丝字组。 11.如申请专利范围第10项之方法,其中计算该位移 量之该程序包含下列程序:维护一位移量计数器, 而当资料被写到该SRAM阵列时,该位移量计数器计 数到该SRAM阵列中之位元数目,然后重定,其中当写 到该SRAM阵列结束时,该位移量计数器中留下的一 値代表该位移量。 12.如申请专利范围第10项之方法,其中该第一SRAM线 的末尾包含该第一SRAM线中自该实体位置至该第一 SRAM线的最低有效位元的那些位元,且其中该第二 SRAM线的开始包含该第二SRAM线中自该第二SRAM线的 一最高有效位元直到比该第一SRAM线中之该实体位 置的有效位元位置小的一有效位元位置的那些位 元。 13.如申请专利范围第10项之方法,其中系在一单一 系统时脉周期中执行对该等两个SRAM线的该读取程 序。 14.如申请专利范围第10项之方法,其中该合并程序 输出一单一熔丝字组。 15.一种重新对准一嵌入式动态随机存取记忆体( DRAM)结构内一静态随机存取记忆体(SRAM)阵列中熔 丝资讯之方法,其中该SRAM阵列被连接到构成一扫 描链的若干上游及下游锁存器,其中该SRAM阵列中 之SRAM线的长度等于一熔丝字组,且其中该SRAM阵列 中储存的熔丝字组可桥接两个SRAM线,该方法包含 下列程序: 计算一位移量; 将一第一熔丝字组中之一第一位元的逻辑位址加 上该位移量,而决定该第一熔丝字组中之该第一位 元之实体位置; 读取两个SRAM线,以便读取存放有该实体位置之一 第一SRAM线、以及紧接在该第一SRAM线之后的一第 二SRAM线; 将来自该第一SRAM线的末尾之位元储存在一第一资 料暂存器; 将来自该第二SRAM线的开始之位元储存在一第二资 料暂存器; 将该第一SRAM线的该结尾与该第二SRAM线的该开始 合并,以便产生一单一熔丝字组; 将该单一熔丝字组储存在该第一SRAM线,以便用该 熔丝字组覆写该第一SRAM线;以及 针对所有其余的熔丝字组而重复自该决定程序至 储存该单一熔丝字组的该程序之处理。 16.如申请专利范围第15项之方法,其中计算该位移 量之该程序包含下列程序:维护一位移量计数器, 而当资料被写到该SRAM阵列时,该位移量计数器计 数到该SRAM阵列中之位元数目,然后重定,其中当写 到该SRAM阵列结束时,该位移量计数器中留下的一 値代表该位移量。 17.如申请专利范围第15项之方法,其中该第一SRAM线 的该末尾包含该第一SRAM线中自该实体位置至该第 一SRAM线的最低有效位元的那些位元,且其中该第 二SRAM线的开始包含该第二SRAM线中自该第二SRAM线 的最高有效位元直到比该第一SRAM线中之该实体位 置的有效位元位置小的一有效位元位置的那些位 元。 18.如申请专利范围第15项之方法,其中该第一熔丝 字组包含该SRAM阵列中储存的熔丝字组中之第一逻 辑熔丝字组。 19.如申请专利范围第15项之方法,其中在完成了该 重复程序之后,所有的熔丝字组与各SRAM阵列字组 对准。 20.一种将熔丝资讯序列地储存到一嵌入式动态随 机存取记忆体(DRAM)结构内多个静态随机存取记忆 体(SRAM)阵列中熔丝资讯之方法,其中该等SRAM阵列 被连接到构成一扫描链的若干上游及下游锁存器, 该方法包含下列程序: 序列地将资料扫描到该扫描链;以及 使用一先进先出(FIFO)作业将该资料储存在该等SRAM 阵列,其中该FIFO作业先写到一第一SRAM阵列的一第 一线,且一旦该第一SRAM阵列的该第一线已满之后, 将所接收的额外位元写到一第二SRAM阵列的相同第 一线,且其中该FIFO作业只有在该第二SRAM阵列的该 第一线已满之后,才写到该第一SRAM阵列中在该第 一线之后的一后续线。 21.如申请专利范围第20项之方法,其中该FIFO作业包 含下列程序:当每一资料位元被扫描到该等SRAM阵 列时,递增一位址计数器之计数,使所接收的每一 资料位元被写到该等SRAM阵列内的一后续位元。 22.如申请专利范围第20项之方法,其中该FIFO作业包 含下列程序: 将一第一位元写到该第一SRAM阵列的该第一线之一 第一位元位址; 将额外的位元写到该第一SRAM阵列的该第一线内之 额外的位址; 当每一额外的位元被写到该第一SRAM阵列的该第一 线时,递增一第一计数器的计数; 其中当该第一计数器到达该第一SRAM阵列的该第一 线之一最大容量时,该方法针对该第二SRAM阵列的 该第一线重复该递增及写入程序; 且其中当该计数器到达该第二SRAM阵列的该第一线 之一最大容量时,该方法针对该等两个SRAM阵列中 之各后续线重复该递增、写入、及重复程序。 23.如申请专利范围第22项之方法,其中该方法进一 步包含下列程序: 当每一位元被写到该等SRAM阵列时,递增一第二计 数器之计数,其中当该第二计数器到达该等两个 SRAM阵列的一最大容量时,该方法包含下列方法: 将该第一SRAM阵列的该第一线的该第一位元位址中 之该第一位元输出到该等下游锁存器; 以一最近接收的位元覆写该第一SRAM阵列的该第一 线的该第一位元位址中之该第一位元;以及 当按照各额外的位元被写到该等SRAM阵列之顺序接 收到该等额外的位元时,针对该等SRAM阵列中之每 一后续的位元重复该输出及覆写程序。 24.如申请专利范围第23项之方法,其中在完成该写 入程序之后,该等SRAM阵列只存放有最近接收的位 元。 25.一种自一嵌入式动态随机存取记忆体(DRAM)结构 内多个静态随机存取记忆体(SRAM)阵列撷取熔丝资 讯之方法,其中该等SRAM阵列被连接到构成一扫描 链的若干上游及下游锁存器,且其中该等SRAM阵列 中之SRAM线的长度等于一熔丝字组,且其中该等SRAM 阵列中储存的熔丝字组可桥接不同SRAM阵列中之两 个SRAM线,该方法包含下列程序: 计算一位移量; 使用该位移量而决定一所需熔丝字组要求内的一 第一位元之实体位置; 在一单一读取周期中自每一该等SRAM阵列读取一 SRAM线,以便在该单一读取周期内读取一第一SRAM线 及一后续的第二SRAM线;以及 将该第一SRAM线的结尾与该第二SRAM线的开始合并, 以便输出一单一熔丝字组,其中该第一SRAM线的末 尾包含该第一SRAM线中自该实体位置至该第一SRAM 线的最低有效位元的那些位元,且其中该第二SRAM 线的开始包含该第二SRAM线中自该第二SRAM线的一 最高有效位元直到比该第一SRAM线中之该实体位置 的有效位元位置小的一有效位元位置的那些位元 。 26.如申请专利范围第25项之方法,其中计算该位移 量之该程序包含下列程序:维护一位移量计数器, 而当资料被写到该SRAM阵列时,该位移量计数器计 数到该等两个SRAM阵列中之位元数目,然后重定,其 中当写到该等SRAM阵列结束时,该位移量计数器中 留下的一値代表该位移量。 27.如申请专利范围第25项之方法,其中决定一所需 熔丝字组要求内的一第一位元的实体位置之该程 序包含下列程序: 将该所需熔丝字组的逻辑位址加上该位移量,以便 产生一总实体位置;以及 将该总实体位置除以系为该等SRAM阵列中之一SRAM 阵列中之一线中之位元数目的两倍之一被除数,以 便产生一整数及一余数,其中该整数代表该实体位 址的列,且该余数代表一行位址,其中如果该余数 大于该等SRAM阵列中之一SRAM阵列中之该线中之该 位元数目,则该行位址是在第二SRAM阵列中,且等于 该余数减掉该等SRAM阵列中之一SRAM阵列中之该线 中之该位元数目,且其中如果该余数不大于该等 SRAM阵列中之一SRAM阵列中之该线中之该位元数目, 则该行位址是在第一SRAM阵列中,且等于该余数。 28.如申请专利范围第27项之方法,其中该读取程序 包含下列程序中之一程序: 如果该行位址是在该第一SRAM阵列,则自一第一SRAM 阵列读取一第一线,然后自一第二SRAM阵列读取相 同的第一线,使来自该第一SRAM阵列的该第一线包 含该第一SRAM线,且来自该第二SRAM阵列的该第一线 包含该第二SRAM线;以及 如果该行位址是在该第二SRAM阵列,则自该第二SRAM 阵列读取该第一线,然后读取紧接在该第一SRAM阵 列的该第一线之后的该第一SRAM阵列中之一第二线 ,使来自该第二SRAM阵列的该第一线包含该第一SRAM 线,且来自该第一SRAM阵列的该第二线包含该第二 SRAM线。 29.如申请专利范围第25项之方法,其中该等SRAM阵列 包含一单一的多埠SRAM。 30.一种动态随机存取记忆体(DRAM)装置,包含: 被连接到复数个上游位元锁存器之一序列位元流 输入端; 被连接到复数个下游位元锁存器之一序列位元流 输出端; 维护该DRAM装置的熔丝资讯之一SRAM阵列。 31.如申请专利范围第30项之DRAM装置,其中该SRAM阵 列包含多个SRAM阵列。 32.如申请专利范围第30项之DRAM装置,其中该SRAM阵 列包含一多埠SRAM。 33.一种机器可读取之程式储存装置,该程式储存装 置在实体上实施该机器可执行的一指令程式,用以 执行一种重新对准一嵌入式动态随机存取记忆体( DRAM)结构内的一静态随机存取记忆体(SRAM)阵列中 之熔丝资讯之方法,其中该SRAM阵列被连接到构成 一扫描链的若干上游及下游锁存器,其中该SRAM阵 列中之SRAM线的长度等于一熔丝字组,且其中该SRAM 阵列中储存的熔丝字组可桥接两个SRAM线,该方法 包含下列程序: 计算一位移量; 将一第一熔丝字组中之一第一位元的逻辑位址加 上该位移量,而决定该第一熔丝字组中之该第一位 元之实体位置; 读取两个SRAM线,以便读取存放有该实体位置之一 第一SRAM线、以及紧接在该第一SRAM线之后的一第 二SRAM线; 将来自该第一SRAM线的末尾之位元储存在一第一资 料暂存器; 将来自该第二SRAM线的开始之位元储存在一第二资 料暂存器; 将该第一SRAM线的该结尾与该第二SRAM线的该开始 合并,以便产生一单一熔丝字组; 将该单一熔丝字组储存在该第一SRAM线,以便用该 熔丝字组覆写该第一SRAM线;以及 针对所有其余的熔丝字组而重复自该决定程序至 储存该单一熔丝字组的该程序之处理。 34.如申请专利范围第33项之程式储存装置,其中计 算该位移量之该程序包含下列程序:维护一位移量 计数器,而当资料被写到该SRAM阵列时,该位移量计 数器计数到该SRAM阵列中之位元数目,然后重定,其 中当写到该SRAM阵列结束时,该位移量计数器中留 下的一値代表该位移量。 35.如申请专利范围第33项之程式储存装置,其中该 第一SRAM线的该末尾包含该第一SRAM线中自该实体 位置至该第一SRAM线的最低有效位元的那些位元, 且其中该第二SRAM线的开始包含该第二SRAM线中自 该第二SRAM线的最高有效位元直到比该第一SRAM线 中之该实体位置的有效位元位置小的一有效位元 位置的那些位元。 36.如申请专利范围第33项之程式储存装置,其中该 第一熔丝字组包含该SRAM阵列中储存的熔丝字组中 之第一逻辑熔丝字组。 37.如申请专利范围第33项之程式储存装置,其中在 完成了该重复程序之后,所有的熔丝字组与各SRAM 阵列字组对准。 图式简单说明: 图1是包含在一SRAM内的熔丝资讯的本发明的嵌入 式DRAM结构的一实施例之一示意图; 图2是包含在一SRAM内的熔丝资讯的本发明的嵌入 式DRAM结构的一实施例之一示意图; 图3是示出用来储存图2所示结构中之熔丝资讯的 信号之一信号时序图; 图4是包含在一SRAM内的熔丝资讯的本发明的嵌入 式DRAM结构的一实施例之一示意图; 图5是示出用来撷取图4所示结构中之熔丝资讯的 信号之一信号时序图; 图6是包含在一SRAM内的熔丝资讯的本发明的嵌入 式DRAM结构的一实施例之一示意图; 图7是图6所示状态机内的状态之一示意图; 图8是示出用来对准图6所示结构中之熔丝资讯的 信号之一信号时序图; 图9是包含在双SRAM阵列内的熔丝资讯的本发明的 嵌入式DRAM结构的一实施例之一示意图; 图10是示出用来储存图9所示结构中之熔丝资讯的 信号之一信号时序图; 图11是包含在一SRAM内的熔丝资讯的本发明的嵌入 式DRAM结构的一实施例之一示意图;以及 图12是示出用来撷取图11所示结构中之熔丝资讯的 信号之一信号时序图。 |
