| 主权项 |
1.一种方法,包含: 自一多位准晶胞记忆体阵列存取一第一字组,其藉 由在该记忆体阵列中的多数个记忆体晶胞中的个 别晶胞存取一单一位元;以及 在输出该第一字组之后,藉由感应多数个记忆体晶 胞中之个别晶胞的第二位元存取一第二字组。 2.如申请专利范围第1项之方法,包括在该相同多位 准记忆体晶胞中储存来自于二个不同字组的一位 元。 3.如申请专利范围第2项之方法,包括在n个不同的 多位准记忆体晶胞中储存具有n个位元的一字组。 4.如申请专利范围第3项之方法,包括在从个别字组 储存一位元的该等多位准记忆体晶胞中储存二字 组的所有位元。 5.如申请专利范围第1项之方法,包括藉由解码以存 取一字组,感应一第一字组,输出该第一字组以及 随后感应一第二字组与输出该第二字组。 6.如申请专利范围第1项之方法,包括感应来自于多 数个记忆体晶胞的个别晶胞的至少二位元中之一 位元,直到感应整个字组,以及接着感应来自于该 相同之多数个记忆体晶胞的个别晶胞之第二位元 。 7.如申请专利范围第6项之方法,包括在记忆体晶胞 之第一组中储存一字组,并且在该相同之多数个记 忆体晶胞中储存其他字组作为一第二位元。 8.如申请专利范围第1项之方法,包括感应来自于一 多位准记忆体阵列之一字组之时间总量大体上相 同于感应来自于一非多位准记忆体阵列之一字组 。 9.一种记忆体,包含: 一多位准记忆体晶胞之阵列,各个该多位准记忆体 晶胞用以储存至少二位元;以及 至少该等记忆体晶胞之一晶胞用以储存来自于第 一字组之第一位元以及来自于第二字组之一第二 位元。 10.如申请专利范围第9项之记忆体,包含一介面控 制器以及一写入状态机。 11.如申请专利范围第10项之记忆体,在该写入状态 机执行一连串事件已将资料写入该记忆体阵列中, 以致在该相同的多位准记忆体晶胞中储存来自于 不同字组的字元。 12.如申请专利范围第9项之记忆体,包含一元件以 在该相同的多位准记忆体晶胞中来自二不同字组 之资料写入。 13.一种记忆体,包含: 一多位准记忆体晶胞之阵列,包含一第一组多位准 记忆体晶胞;以及 一控制器以输出来自该第一组记忆体晶胞之第一 字组,接着存取来自该第一组记忆体晶胞之第二字 组。 14.如申请专利范围第13项之记忆体,包含一与该阵 列耦合之写入状态机,该写入状态机储存微码以导 致将来自于二不同字组之资料写入该相同的多位 准记忆体晶胞。 15.如申请专利范围第13项之记忆体,其中该记忆体 系一种快闪记忆体。 16.一种物件,包含一储存指令的媒介,其令一处理 器: 藉由存取一每一多数个该记忆体阵列中记忆体晶 胞的第一位元输出一来自于一多位准记忆体阵列 之字组;以及 之后输出该第一字组,藉由感应一在每一该多数个 记忆体晶胞之第二位元存取一第二字组。 17.如申请专利范围第16项之物件,储存指令,其令一 处理器储存一来自于每一二个不同的字之位元于 该相同的多位准记忆体晶胞中。 18.如申请专利范围第16项之物件,进一步的储存指 令,其令一处理器储存一具有位元之字组于n个不 同的多位准记忆体晶胞中。 19.如申请专利范围第18项之物件,进一步的储存指 令,其令一处理器储存所有在多位准记忆体晶胞中 二字组的位元,其记忆体晶胞储存来自于每一字组 之至少一位元。 20.如申请专利范围第16项之物件,进一步的储存指 令,其令一处理器感应一第一字组,输出该第一字 组,并且之后感应一第二字组与输出该第二字组。 图式简单说明: 第1图系本发明一具体实施例之方块图描述; 第2图系依据本发明一具体实施例之记忆体架构的 概要描述; 第3图系依据习知技术之记忆体架构的概要描述; 第4图系依据本发明一具体实施例之流程图; 第5图系依据习知技术之流程图。 |
