| 主权项 |
1.一种积体电路,包括: 一基材; 一埋式介电层,形成于该基材中,该埋式介电层具 有一第一厚度于一第一区及具有一第二厚度于一 第二区;以及 一半导体层,位于该埋式介电层上。 2.如申请专利范围第1项所述之积体电路,其中该基 材之一实体部分包括结晶矽。 3.如申请专利范围第1项所述之积体电路,其中位于 该埋式介电层上之该半导体层包括应变矽。 4.如申请专利范围第1项所述之积体电路,其中位于 该埋式介电层上之该半导体层包括含有半导体材 料之一锗。 5.如申请专利范围第1项所述之积体电路,更包括一 厚度梯度介于该第一与第二区之间,其中该厚度梯 度为大约200埃/1E-6m或更小。 6.如申请专利范围第1项所述之积体电路,更包括一 全缺乏绝缘层上覆矽(SOI)电晶体形成于该半导体 层中。 7.如申请专利范围第1项所述之积体电路,其中该埋 式介电层包括氧化矽。 8.如申请专利范围第1项所述之积体电路,其中该埋 式介电层包括氮化氧化层。 9.如申请专利范围第1项所述之积体电路,其中该埋 式介电层包括氢化氧化层。 10.如申请专利范围第1项所述之积体电路,其中该 埋式介电层包括AlxOy,其中x是大约2而y是大约3。 11.如申请专利范围第1项所述之积体电路,其中该 埋式介电层包括碳化矽。 12.如申请专利范围第1项所述之积体电路,其中该 第一区是用于要求一第一临界电压之一第一应用, 以及其中该第二区是用于要求一第二临界电压之 一第二应用。 13.如申请专利范围第12项所述之积体电路,其中该 第一应用是具有一第一临界电压之一核心应用,而 该第二应用是具有一第二临界电压之一输入/输出 应用,其中该第一临界电压与该第二临界电压间之 差距为大约0.45 eV或更小。 14.如申请专利范围第13项所述之积体电路,其中该 第一临界电压小于大约1.8 eV。 15.如申请专利范围第13项所述之积体电路,其中该 第二临界电压大于大约1.8 eV。 16.如申请专利范围第5项所述之积体电路,其中该 阶梯是一倾斜区,且更包括一禁止区位于该倾斜区 上,而其中并没有形成任何主动元件。 17.一种半导体晶片,具有一第一区与一第二区,包 括: 一基材; 一半导体层,位于该基材上; 一埋式介电层,形成于该半导体层下,该埋式介电 层具有一第一厚度于该第一区及具有一第二厚度 于该第二区; 具有一第一闸极电极之一第一电晶体与具有一第 二闸极电极之一第二电晶体形成于该第一区中;以 及 具有一第三闸极电极之一第三电晶体与具有一第 四闸极电极之一第四电晶体极形成于该第二区中 。 18.如申请专利范围第17项所述之半导体晶片,其中: 该第一闸极电极是由一第一材料形成,且于其中具 有一第一浓度的一第一杂质,而该第二闸极电极是 由一第二材料形成,且于其中具有一第二浓度的一 第二杂质;以及 该第三闸极电极是由一第三材料形成,且于其中具 有一第三浓度的一第三杂质,而该第四闸极电极是 由一第四材料形成,且于其中具有一第四浓度的一 第四杂质。 19.如申请专利范围第18项所述之半导体晶片,其中 该第一材料与该第三材料是实质相同的。 20.如申请专利范围第18项所述之半导体晶片,其中 该第二材料与该第四材料是实质相同的。 21.如申请专利范围第18项所述之半导体晶片,其中 该第一与第二浓度之一比率等于大约105或更小。 22.如申请专利范围第18项所述之半导体晶片,其中 该第三与第四浓度之一比率等于大约105或更小。 23.如申请专利范围第18项所述之半导体晶片,其中 该第一与第三杂质是相同杂质。 24.如申请专利范围第18项所述之半导体晶片,其中 该第二与第四杂质是相同杂质。 25.如申请专利范围第18项所述之半导体晶片,其中 该第一与第三闸极电极包括一金属矽化物与一第 一金属,以及其中该第二与第四闸极电极包括一金 属矽化物与一第二金属。 26.如申请专利范围第25项所述之半导体晶片,其中 该第二与第四闸极电极更包括该第一金属。 27.如申请专利范围第17项所述之半导体晶片,更包 括: 一闸极介电层,具有一第一闸极介电层厚度,且位 于该第一与第二闸极电极的下面;以及 一闸极介电层,具有一第二闸极介电层厚度,且位 于该第三与第四闸极电极的下面,其中该第二厚度 会依照该第一厚度而以一预定量变化。 28.如申请专利范围第17项所述之半导体晶片,其中 该第一电晶体具有一闸极介电层厚度,该闸极介电 层厚度比该第二电晶体之闸极介电层厚度还薄。 29.如申请专利范围第17项所述之半导体晶片,其中 该第一与第三闸极电极包括钛。 30.如申请专利范围第18项所述之半导体晶片,其中 该第三与第四闸极电极包括铂。 31.如申请专利范围第28项所述之半导体晶片,其中 该第一闸极介电层厚度的范围是介于大约8埃与大 约20埃之间。 32.如申请专利范围第28项所述之半导体晶片,其中 该第二闸极介电层厚度的范围是介于大约20埃与 大约100埃之间。 33.如申请专利范围第17项所述之半导体晶片,更包 括一厚度梯度位于该埋式介电层中,以及其中该阶 梯是一倾斜区,且更包括一禁止区位于该倾斜区上 ,而其中并没有形成任何主动元件。 34.如申请专利范围第17项所述之半导体晶片,其中 该第一电晶体是一全缺乏绝缘层上覆矽p通道金氧 半电晶体(FD SOI PMOS),其之一第一运作功能的范围 是介于大约4.7电子-伏特与大约5.0电子-伏特之间, 第二电晶体是一FD SOI n通道金氧半(NMOS)元件,其之 一第二运作功能的范围是介于大约4.2电子-伏特与 大约4.5电子-伏特之间,第三电晶体是一FD SOI PMOS元 件,其之一第三运作功能的范围是介于大约4.4电子 -伏特与大约4.7电子-伏特之间,而第四电晶体是一 FD SOI NMOS元件,其之一第四运作功能的范围是介于 大约4.5电子-伏特与大约4.8电子-伏特之间。 35.一种制造一多临界应用之方法,该方法包括: 形成一绝缘层上覆半导体基材,包括下列步骤: 形成一第一罩幕于一半导体基材之一第一区上; 植入一第一材料至该半导体基材之一第二区,该植 入步骤形成一埋式介电材料于该半导体基材中,该 埋式介电材料具有一第二厚度于该第二区中,藉以 使该半导体基材被转换到一绝缘层上覆半导体基 材; 移除该第一罩幕;以及 对该绝缘层上覆半导体基材进行回火过程。 36.如申请专利范围第35项所述之方法,更包括下列 步骤: 植入一第二材料至该半导体基材之该第一与该第 二区,该植入步骤形成一埋式介电材料于该半导体 基材中,该埋式介电材料具有一第一厚度于该第一 区中。 37.如申请专利范围第36项所述之方法,其中该第一 与第二材料是相接的。 38.如申请专利范围第35项所述之方法,其中该半导 体基材包括矽,而该埋式介电材料包括一氧化物。 39.如申请专利范围第35项所述之方法,更包括步骤 用以形成一闸极介电材料于该绝缘层上覆半导体 基材之该第一与第二区上。 40.如申请专利范围第39项所述之方法,更包括下列 步骤: 沉积一多晶矽材料于该闸极介电材料上; 实质平坦化该多晶矽材料之顶部表面; 植入一第一材料至该第一区之一第一部分中的该 多晶矽材料中,以及植入一第二材料至该第二区之 一第一部分中; 沉积一第一金属于该多晶矽材料上; 沉积一第二金属于该第一金属上; 实质移除该第二区中之该第二金属;以及 对该绝缘层上覆半导体基材执行一热回火过程。 41.如申请专利范围第40项所述之方法,其中该第一 材料与该第二材料是实质相接的。 42.如申请专利范围第39项所述之方法,更包括下列 步骤: 移除该第二区中该闸极介电材料之一部分,藉以使 该闸极介电材料具有一第三厚度于该第一区及具 有一第四厚度于该第二区。 43.如申请专利范围第40项所述之方法,其中该热回 火过程的执行是以大约摄氏500度的温度于一熔炉 中进行大约10分钟,藉以形成一第一多晶矽金属合 金于该第一区之该第一部份中、一第二多晶矽金 属合金于该第一区之一第二部份中、一第三多晶 矽金属合金于该第二区之该第一部份中,以及一第 四多晶矽金属合金于该第二区之一第二部份中。 44.如申请专利范围第43项所述之方法,更包括下列 步骤: 选择性移除部分该多晶矽金属合金与该下层闸极 介电材料,藉以形成: 一第一闸极电极,具有一第一运作功能,且位于该 第一多晶矽金属合金中; 一第二闸极电极,具有一第二运作功能,且位于该 第二多晶矽金属合金中; 一第三闸极电极,具有一第三运作功能,且位于该 第三多晶矽金属合金中;以及 一第四闸极电极,具有一第四运作功能,且位于该 第四多晶矽金属合金中;以及 形成源极与汲极区于该闸极电极之相对相邻侧边 上。 45.如申请专利范围第44项所述之方法,更包括下列 步骤: 使用一第三金属形成一第一金属矽化物于一第一 源极区之一部份中,藉以使该第一金属矽化物具有 一第五运作功能;以及 使用一第四金属形成一第二金属矽化物于该第一 闸极电极之一部份中,藉以使该第二金属矽化物具 有一第六运作功能。 46.如申请专利范围第45项所述之方法,其中该第三 金属与该第四金属是实质相接的。 图式简单说明: 第1a与1b图是习知双运作功能金属闸极电晶体;以 及第1c图是临界电压与闸极运作功能之间的相互 关系; 第2a-2c图是依照本发明第一说明实施例之第一制 造方法之操作步骤的剖面图; 第2d图是埋式介电材料步骤的剖面图; 第2e图是本发明之第一说明实施例; 第2f图是本发明之第二说明实施例;以及 第3a-3h图是依照本发明第三说明实施例之第二制 造方法之操作步骤的剖面图。 |
