| 主权项 |
1.一种薄膜磁性体记忆装置,包括保持被磁性地写 入之记忆资料之复数记忆胞; 各上述记忆胞,包括按照上述记忆资料,而具有比 第1电性阻抗与比上述第1电性阻抗大的第2电性阻 抗之其中一方之磁性阻抗元件; 上述各自之第1与第2之电性阻抗,具有按照被施加 至上述磁性阻抗元件之电压来变化之特性; 又包括: 第1资料线,在资料读取时,和第1电压连接,同时透 过上述复数记忆胞中之选择记忆胞,和第2电压连 接,而接受资料读取电流的供给; 虚拟记忆胞,被设计成具有上述第1与第2电性阻抗 之中间之电性阻抗; 第2资料线,在上述资料读取时,和第1电压连接,同 时透过上述虚拟记忆胞,和上述第2电压连接,而接 受上述资料读取电流的供给;以及 资料读取电路,以上述第1与第2资料线之通过电流 差当基准,来产生读取资料; 上述虚拟记忆胞,包括各个有和基本上磁性阻抗元 件相同特性之复数虚拟磁性阻抗元件; 上述各虚拟磁性阻抗元件,透过被串列连接之其他 虚拟磁性阻抗元件,和上述第2资料线连接,而在上 述资料读取时,被施加至各虚拟磁性阻抗元件之两 端之电压,比施加至上述磁性阻抗元件之电压小; 及 上述各虚拟磁性阻抗元件,保持对应至上述各记忆 胞之上述第1电性阻抗之记忆资料。 2.如如申请专利范围第1项所述的薄膜磁性体记忆 装置,其中上述虚拟记忆胞,对于上述第2资料线,具 有互相被并联连接之L个(L:2以上之整数)阻抗组; 各上述阻抗组,具有被互相串联连接之L个之上述 之虚拟磁性阻抗元件。 3.如申请专利范围第2项所述的薄膜磁性体记忆装 置,其中上述虚拟记忆胞,又包括连接控制元件,为 了电性地结合被包括在各上述阻抗组之互相被串 联连接之L个之各上述虚拟磁性阻抗元件之连接节 点之1个,和被包括在其他之各上述阻抗组之互相 被串联连接之L个之各上述虚拟磁性阻抗元件中之 连接节点之1个。 4.一种薄膜磁性体记忆装置,包括保持被磁性地写 入之记忆资料之复数记忆胞; 各上述记忆胞,包括按照上述记忆资料,而具有比 第1电性阻抗与比上述第1电性阻抗大的第2电性阻 抗之其中一方之磁性阻抗元件; 上述各自之第1与第2之电性阻抗,具有按照被施加 至上述磁性阻抗元件之电压来变化之特性; 又包括: 第1资料线,在资料读取时,和第1电压连接,同时透 过上述复数记忆胞中之选择记忆胞,和第2电压连 接,而接受资料读取电流的供给; 虚拟记忆胞,被设计成具有上述第1与第2电性阻抗 之中间之电性阻抗; 第2资料线,在上述资料读取时,和第1电压连接,同 时透过上述虚拟记忆胞,和上述第2电压连接,而接 受上述资料读取电流的供给;以及 资料读取电路,以上述第1与第2资料线之通过电流 差当基准,来产生读取资料; 上述虚拟记忆胞,包括各个有和基本上磁性阻抗元 件相同特性之复数虚拟磁性阻抗元件; 上述各虚拟磁性阻抗元件,透过被串列连接之其他 虚拟磁性阻抗元件,和上述第2资料线连接,而在上 述资料读取时,被施加至各虚拟磁性阻抗元件之两 端之电压,比施加至上述磁性阻抗元件之电压小; 及 上述各虚拟磁性阻抗元件,保持对应至上述各记忆 胞之上述第1电性阻抗之记忆资料; 上述复数虚拟磁性阻抗元件中之既定的1个,保持 了对应各上述记忆胞之上述第1电性阻抗之记忆资 料;及 上述复数虚拟磁性阻抗元件中之其余的的虚拟磁 性阻抗元件,被互相并联连接,同时地对于各个上 述既定的1个虚拟磁性阻抗元件,被串联连接。 5.如申请专利范围第4项所述的薄膜磁性体记忆装 置,其中在各个上述其余的虚拟磁性阻抗元件,保 持了对应各上述记忆胞之上述第1电性阻抗之记忆 资料之情况下,来设定上述其余的虚拟磁性阻抗元 件之配置个数,使上述复数虚拟磁性阻抗元件之合 成阻抗値比上述虚拟记忆胞之电性阻抗之设计値 小。 6.如申请专利范围第4项所述的薄膜磁性体记忆装 置,其中上述其余的虚拟磁性阻抗元件中之至少1 个,保持了对应各上述记忆胞之上述第2电性阻抗 之记忆资料; 上述其他之其余的虚拟磁性阻抗元件,保持了对应 各上述记忆胞之上述第1电性阻抗之记忆资料; 并设定上述其余的虚拟磁性阻抗元件之配置个数, 使上述复数虚拟磁性阻抗元件之合成阻抗値比上 述虚拟记忆胞之电性阻抗之设计値小。 7.一种薄膜磁性体记忆装置,包括保持被磁性地写 入之记忆资料之复数记忆胞; 各上述记忆胞,包括按照上述记忆资料,而具有比 第1电性阻抗与比上述第1电性阻抗大的第2电性阻 抗之其中一方之磁性阻抗元件; 上述各自之第1与第2之电性阻抗,具有按照被施加 至上述磁性阻抗元件之电压来变化之特性; 又包括: 第1资料线,在资料读取时,和第1电压连接,同时透 过上述复数记忆胞中之选择记忆胞,和第2电压连 接,而接受资料读取电流的供给; 虚拟记忆胞,被设计成具有上述第1与第2电性阻抗 之中间之电性阻抗; 第2资料线,在上述资料读取时,和第1电压连接,同 时透过上述虚拟记忆胞,和上述第2电压连接,而接 受上述资料读取电流的供给;以及 资料读取电路,以上述第1与第2资料线之通过电流 差当基准,来产生读取资料; 上述虚拟记忆胞,包括各个有和基本上磁性阻抗元 件相同特性之复数虚拟磁性阻抗元件; 上述各虚拟磁性阻抗元件,透过被串列连接之其他 虚拟磁性阻抗元件,和上述第2资料线连接,而在上 述资料读取时,被施加至各虚拟磁性阻抗元件之两 端之电压,比施加至上述磁性阻抗元件之电压小; 及 各上述虚拟磁性阻抗元件与各上述磁性阻抗元件, 具有: 第1磁性体层,具有被固定之磁化方向; 第2磁性体层,按照上述记忆资料,在与上述第1磁性 体层相同方向与相反方向之一方之方向上,来被磁 化;以及 绝缘层,在上述第1与第2磁性体层之间被形成; 上述薄膜磁性体记忆装置,又包括为了电性地结合 各上述虚拟磁性阻抗元件之上述第1磁性体层,和 被串联连接之其他之虚拟磁性阻抗元件之上述第1 磁性体层之导体配线。 8.一种薄膜磁性体记忆装置,包括保持被磁性地写 入之记忆资料之复数记忆胞; 各上述记忆胞,包括按照上述记忆资料,而具有比 第1电性阻抗与比上述第1电性阻抗大的第2电性阻 抗之其中一方之磁性阻抗元件; 上述各自之第1与第2之电性阻抗,具有按照被施加 至上述磁性阻抗元件之电压来变化之特性; 又包括: 第1资料线,在资料读取时,和第1电压连接,同时透 过上述复数记忆胞中之选择记忆胞,和第2电压连 接,而接受资料读取电流的供给; 虚拟记忆胞,被设计成具有上述第1与第2电性阻抗 之中间之电性阻抗; 第2资料线,在上述资料读取时,和第1电压连接,同 时透过上述虚拟记忆胞,和上述第2电压连接,而接 受上述资料读取电流的供给;以及 资料读取电路,以上述第1与第2资料线之通过电流 差当基准,来产生读取资料; 上述虚拟记忆胞,包括各个有和基本上磁性阻抗元 件相同特性之复数虚拟磁性阻抗元件; 上述各虚拟磁性阻抗元件,透过被串列连接之其他 虚拟磁性阻抗元件,和上述第2资料线连接,而在上 述资料读取时,被施加至各虚拟磁性阻抗元件之两 端之电压,比施加至上述磁性阻抗元件之电压小; 上述虚拟磁性阻抗元件与各上述磁性阻抗元件,具 有: 第1磁性体层,具有被固定之磁化方向; 第2磁性体层,按照上述记忆资料,在与上述第1磁性 体层相同方向与相反方向之一方之方向上,来被磁 化;以及 绝缘层,在上述第1与第2磁性体层之间被形成; 上述薄膜磁性体记忆装置,又包括为了电性地结合 各上述虚拟磁性阻抗元件之上述第1磁性体层,和 被串联连接之其他之虚拟磁性阻抗元件之上述第2 磁性体层之导体配线。 9.一种薄膜磁性体记忆装置,包括: 复数记忆胞,被配置在行状列上,来保持被磁性地 写入之记忆资料; 复数读取字组线,对应上述复数记忆胞之行,各自 被设置,而在资料读取时,选择性地被活化;以及 第1资料线,各自对应复数记忆胞之列,来被设置,在 上述资料读取时,选择性地和复数记忆胞中之选择 记忆胞连接,同时地接受资料读取电流之供给; 上述各记忆胞,包括: 磁性阻抗元件,按照上述记忆资料,而具有第1电性 阻抗和比第1电性阻抗大的第2电性阻抗之一方;以 及 存取元件,在对应之第1资料线和既定电压之间,和 上述磁性阻抗元件串联连接,而回应对应之读取字 组线之活化性,来开启; 上述的第1电性阻抗和第2电性阻抗,各自具有按照 被施加至上述磁性阻抗元件之两端之电压来变化 之特性; 上述薄膜磁性体记忆装置,包括: 虚拟记忆胞,被设计成具有上述第1与第2电性阻抗 之中间之电性阻抗; 第2资料线,在上述资料读取时,和上述虚拟记忆胞 连接,同时为了使上述资料读取电流通过;以及 资料读取电路,以上述复数第1资料线中之1条和第2 资料线之通过电流差为基准,来产生读取资料; 各上述虚拟记忆胞,包括被分割成沿着列方向被配 置,使其共有上述复数记忆胞和记忆胞行之复数虚 拟记忆胞单元中之复数组之虚拟记忆胞单元; 各上述虚拟记忆胞单元,对应记忆胞行来被配置, 使其共有上述第2资料线; 各上述虚拟记忆胞单元,具有: 第1虚拟磁性阻抗元件,被连接至上述第2资料线和 内部节点之间;以及 虚拟存取元件,回应对应之读取字组线之活化性, 电性地结合上述既定电压和上述第1虚拟磁性阻抗 元件; 上述内部节点,和属于上述复数组中之同一组之其 他的虚拟记忆胞单元内的各上述内部节点电性地 结合。 10.如申请专利范围第9项所述的薄膜磁性体记忆装 置,其中具有于上述内部节点和上述虚拟存取元件 之间所配置的第2磁性阻抗元件。 11.如申请专利范围第9项所述的薄膜磁性体记忆装 置,其中上述复数虚拟记忆胞单元之配置个数,比 被包括在各上述列上之上述记忆之个数多; 上述薄膜磁性体记忆装置,被行列状地配置在邻接 上述复数虚拟记忆胞单元与上述复数记忆胞之区 域上,而又包括为了救助上述复数记忆胞中之有缺 陷之记忆胞之复数多余之记忆胞; 上述多余之记忆胞,构成了在每行被设置之多余之 记忆胞行,而对应至沿着列方向被充分配置之各上 述虚拟记忆胞单元,来配置各上述多余之记忆胞行 。 图式简单说明: 第1图系表示遵照本发明之实施例1之MRAM装置之全 体构造之概略图。 第2图系表示遵照记忆体区域与周边电路之实施例 1之构造图。 第3图系资料读取电路之电路构造图。 第4图系表示遵照本发明之实施例1之虚拟记忆胞 之构造图。 第5图系表示电性阻抗値Rmax与Rmin之阻抗特性图。 第6A、6B、6C图系表示遵照本发明之实施例1之虚拟 记忆胞之变形图。 第7A、7B、7C图系表示其他的虚拟记忆胞之变形图 。 第8图系表示遵照本发明之实施例1之变形例之虚 拟记忆胞之构造图。 第9图系表示遵照本发明之实施例2之虚拟记忆胞 之构造图。 第10图系表示遵照实施例2之变形例之虚拟记忆胞 之构造图。 第11图系表示在实施例1说明之将虚拟记忆胞,配置 在记忆体阵列时之布局图。 第12图系表示在实施例2说明之将虚拟记忆胞,配置 在记忆体阵列时之布局图。 第13图系记忆体阵列上,虚拟记忆胞行事先被设置 之构造上之虚拟记忆胞之方块图。 第14图系表示遵照本发明之实施例5之MTJ记忆胞之 第1配置例之概念图。 第15图系记忆胞MC之剖面图。 第16图系在第14图上所示的虚拟记忆胞之典型图。 第17图系虚拟记忆胞之剖面图。 第18图系虚拟记忆胞之剖面图。 第19图系表示在通道磁性阻抗元件之连接关系上, 将在互相相同方向上磁化之固定磁化层,电性地结 合之情况下之剖面图。 第20图遵照本发明之实施例5之变形例之虚拟记忆 胞之布局样式(layout pattern)图。 第21图系本发明之实施例5之变形例上所说明的之 虚拟记忆胞之典型图。 第22图系虚拟记忆胞DMC之剖面图。 第23图系表示对于通道磁性阻抗元件,来施加正与 负之方向之偏压电压之MR比特性图。 第24图系遵照本发明之实施例6之虚拟记忆胞之电 路图。 第25图系表示具有磁性通道接合之记忆胞之构造 之概略图。 第26图系说明来自MTJ记忆胞之资料读取动作之概 念图。 第27图系说明对于MTJ记忆胞之资料写入动作之概 念图。 第28图系说明在资料写入时之写入电流之方向和 磁场方向之关系之概念图。 第29图系表示被集成配置在行列状上之MTJ记忆胞 之概念图。 |
