| 主权项 |
1.一种双四线组滤波器电路,包括: 用以接收输入信号及输出二进制速率信号之第一 二进制速率乘法器(BRM); 用以接收来自第一BRM之输出信号及输出第一积分 信号之第一积分器; 用以接收来自第一积分器之第一积分信号及输出 第二二进制速率信号之第二BRM; 用以接收来自第二BRM之第二二进制速率信号及输 出第二积分信号之第二积分器; 用以接收来自第二积分器之第二积分信号及输出 第三二进制速率信号之第三BRM,其中该第二积分器 系用以接收来自第三BRM之第三二进制速率信号及 处理该信号与来自第二BRM之第二二进制速率信号; 及 用以接收来自第二积分器之第二积分信号及输出 第四二进制速率信号之第四BRM,其中该第一积分器 系用以接收来自第四BRM之第四二进制速率信号及 处理该信号与来自第一BRM之第一二进制速率信号 。 2.如申请专利范围第1项之电路,其中至少一个BRM为 单位元BRM。 3.如申请专利范围第1项之电路,其中至少一个BRM为 多位元BRM。 4.如申请专利范围第2项之电路,其中该单位元BRM含 有:一具有用以接收输入信号之第一埠及用以输出 单位元进位输出信号之第2、第3及第4埠之多位元 加法器; 连接于该多位元加法器之第二及三埠之暂存器;及 用以输出来自连接于数位计数器之多位元加法器 之第4埠之单位元进位输出信号之单位元进位输出 端。 5.如申请专利范围第1项之电路,其中该第一积分器 含有用以转换第四二进位速率信号之第一反向器 。 6.如申请专利范围第1项之电路,其中该第二积分器 含有用以转换第三二进位速率信号之第二反向器 。 7.如申请专利范围第2项之电路,其中该单位元BRM含 有: 用以接收数位输入信号之输入端; 用以输出二进位速率信号之输出端; 用以接收来自输入信号之位元的第一部分、将二 个信号相加,输出该相加之输出信号之和以及进位 输出信号之第一加法器;及 用以响应接收来自该第一加法器之输出信号之和 而输出拨动输出信号(toggle output)之正反器电路,其 中该第一加法器进一步构成得可将该拨动输出信 号及该输出信号之第一部分相加。 8.一种双四线组滤波器电路,包括: 用以接收输入信号之输入端; 用以接收及转换数位信号成为二进制速率信号之 至少一个二进制速率乘法器(BRM); 于至少一个回馈回路中形成有复数之积分器,用以 产生一过滤之数位信号,其中输入至各个积分器之 输入信号系由一BRM接收;及 用以输出二进位速率信号之输出端。 9.如申请专利范围第3项之电路,其中该多位元BRM包 括: 用以接收来自输入信号之位元之第一部分,将二个 信号相加以及将输出信号之和及进位输出信号输 出之第一加法器; 用以回应接收自该第一加法器之信号之和而输出 一拨动输出信号之正反电路(flip flop circuit),其中 该第一加法器进一步用以将该拨动输出信号及输 出信号之第一部分相加;及 用以将来自第一加法器之进位输出信号与输入信 号之第二部分相加而输出二进制速率信号之第二 加法器。 10.一种多位元二进制速率乘法器(BRM),包括: 用以接收数位输入信号之输入端; 用以输出二进制速率信号之输出端; 用以接收来自输入信号之第一部分,将二个信号相 加以及将输出信号之和及进位输出信号输出之第 一加法器; 用以回应接收自该第一加法器之信号之和而输出 一拨动输出信号之正反电路,其中该第一加法器进 一步用以将该拨动输出信号及输出信号之第一部 分相加;及 用以将来自第一加法器之进位输出信号与输入信 号之第二部分相加而输出二进位速率信号之第二 加法器。 图式简单说明: 第1图为本发明之双四线组滤波器电路之一实施例 的示意图; 第2图为单位元二进制速率乘法器(BRM)之方块图; 第3图为第2图所示BRM之功能的说明用流程图; 第4图为本发明实施例之一备有单位元二进制速率 乘法器之双四线组滤波器电路之示意方块图; 第5图为本发明之多位元二进制速率乘法器(BRM)之 方块图; 第6图为第5图所示多位元BRM之功能说明用流程图; 第7图为本发明实施例之一之备有多位元二进制速 率乘法器之双四线组滤波器电路之示意方块图。 |
