| 主权项 |
1.一种积体电路排列(140),其具有一电隔离绝缘区 域,且具有形成一电容器(144)的至少一序列区域,其 系依序包含: 接近该绝缘区域的一电极区域(34); 一介电层区域(46),以及 远离该绝缘区域的一电极区域(56), 该绝缘区域系为排列在一平面中的一绝缘层(14)的 一部分, 该电容器(144)与该积体电路排列(140)的至少一个主 动元件(142)系被排列在该绝缘层(14)的同一侧,且接 近该绝缘区域的该电极区域(34)与该元件(142)的作 用区域(84)系被排列在一平面,该平面系与该绝缘 层(14)被排列于其中的平面互相平行,接近该绝缘 区域的该电极区域(34)系为一单晶区域,该作用区 域(84)系为一单晶区域,该介电层区域(46)系包含二 氧化矽,可获得的电容/区域之比値大于10尘法拉/ 平方公厘。 2.如申请专利范围第1项所述之电路排列(140),其特 征在于至少一个场效应电晶体(142),于该场效应电 晶体(142)中: 其通道区域(84)为该作用区域,该通道区域(84)较佳 为被掺杂或是未被掺杂, 及/或 其控制电极(54)系包含与远离该绝缘区域的 该电极区域(56)相同的材料及/或 相同掺杂浓度的 材料, 及/或 其控制电极绝缘区域(42)系包含与该介电层 区域(46)相同的材料及/或 具有相同厚度的材料, 及/或 其控制电极绝缘区域(42)系包含与该介电层 区域(46)不同的材料及/或 具有不同厚度的材料。 3.如申请专利范围第2项所述之电路排列(140),其中 该场效应电晶体(122)系为一平面场效应电晶体, 及/或 其中该电晶体系包含辅助终端区域(58, 59), 其具有与一终端区域(80, 82)相同传导形式的一掺 杂,但具有较小的掺杂浓度,其相差至少一个等级 强度, 及/或 其中该电晶体系包含辅助掺杂区域(58, 59), 其系以接近该终端区域(80, 82)及/或 接近该辅助终 端区域(58, 59)之方式而被排列,且其具有与该终端 区域(80, 82)及/或 该辅助终端区域(58, 59)不同传导 形式的一掺杂,及/或 其中该控制电极(54)系毗连包 含一金属-半导体化合物的一区域,特别是一矽化 物区域(92)。 4.如申请专利范围第3项所述之电路排列(140),其中 该电晶体(142)其中一个终端区域(80, 82)或是该电晶 体(142)的两个终端区域(80, 82)系毗连该绝缘层(14), 及/或 其中至少一个终端区域(80, 82)毗连包含一金 属-半导体化合物的一区域,其较佳是一矽化物区 域(91, 96), 及/或 其中至少一个终端区域(80, 82)的一边界区域 系远离该绝缘区域,其较该作用区域(84)更远离该 绝缘层(14),或是 其中至少一终端区域(80, 82)的一边界区域系远离 该绝缘区域,其系被以比该作用区域(84)中远离该 绝缘区域的一边界区域更接近该绝缘层(14)的方式 排列。 5.如申请专利范围第2项所述之电路排列(140),其中 间隙壁(60, 62)系被排列在该控制电极(54)的两侧,其 间隙壁系包含与该控制电极不同的材料,较佳是二 氧化矽或是氮化矽,或者是该间隙壁,系至少包含 与该控制电极不同的材料,较佳是二氧化矽或是氮 化矽, 及/或 其中一间隙壁(64, 66)系被排列在远离该绝缘 区域的该电极区域(56)的至少一侧,该间隙壁包含 与远离该绝缘区域的该电极区域(56)不同的材料, 较佳是二氧化矽或是氮化矽,或者该间隙壁系至少 包含由与远离该绝缘区域的该电极区域(56)不同的 材料所组成,较佳是二氧化矽或是氮化矽, 及/或 其中被排列在该控制电极(54)的一间隙壁(62a )与被排列在远离该绝缘区域的该电极区域(56)的 一间隙壁(64a)系彼此互相接触。 6.如申请专利范围第2项所述之电路排列(140),其中 该场效应电晶体(142)的一终端区域(82),与接近该绝 缘区域的该电容器(144)的该电极区域(34),系互相毗 连且具有在边界的电传导连接, 及/或 其中与接近该绝缘区域的该电极区域(34)毗 连的该电晶体(152)的该终端区域(59a),其并不与包 含金属半导体化合物的一区域相毗连,特别是不与 一矽化物区域相毗连, 及/或 其中其他终端区域(80a)系与包含一金属半导 体化合物的一区域(70a)相毗连。 7.如申请专利范围第6项所述之电路排列(140),其中 接近该绝缘区域的该电极区域(34)中毗连该终端区 域(82)的一侧,其系比接近该绝缘区域的该电极区 域(34)中横向于该侧的一侧为长,较佳是至少为其2 倍长或是至少为其5倍长, 该电晶体(152)较佳具有最小特征大小(F)的倍数之 一电晶体宽度(W2),较佳是多于3倍或是多于5倍, 或是其中接近该绝缘区域的该电极区域(34)的一侧 ,系横向于接近该绝缘区域的该电极区域(34)中毗 连该终端区域(82)的那一侧,其系比毗连该终端区 域(82)的该侧为长,较佳是至少为其2倍长或是至少 为其5倍长, 该电晶体(142)较佳具有小于3倍最小特征大小(F)的 一电晶体长度(W1),较佳是小于2倍该最小特征大小( F)。 8.如申请专利范围第2项所述之电路排列(140),其中 该电晶体(142)其中一个终端区域(80, 82)或是该电晶 体(142)的两个终端区域(80, 82)系毗连该绝缘层(14), 及/或 其中至少一个终端区域(80, 82)毗连包含一金 属-半导体化合物的一区域,其较佳是一矽化物区 域(91, 96), 及/或 其中至少一个终端区域(80, 82)的一边界区域 系远离该绝缘区域,其较该作用区域(84)更远离该 绝缘层(14),或是 其中至少一终端区域(80, 82)的一边界区域系远离 该绝缘区域,其系被以比该作用区域(84)中远离该 绝缘区域的一边界区域更接近该绝缘层(14)的方式 排列。 9.如申请专利范围第1至8任一项所述之电路排列( 140),其中接近该绝缘区域的该电极区域(34)系为一 单晶区域,较佳是一掺杂的半导体区域, 及/或 其中接近该绝缘区域 及/或 该作用区域(84) 的该电极区域(34)具有小于100毫微米(nanometer)或是 小于50毫微米的一厚度, 及/或 其中该作用区域(84)系为一单晶区域,较佳是 一掺杂的或是未掺杂的半导体区域, 及/或 其中该绝缘层(14)其一边系毗连一承载基板( 12),较佳是包含一半导体材料或是至少包含一半导 体材料,特别是矽或是单晶矽, 及/或 其中该绝缘层(14)的另一侧系毗连接近该绝 缘层的该电极区域(34), 及/或 其中该边界区域较佳是完全位于两个互相 平行的平面中 及/或 其中该绝缘层系包含一电绝缘材料,较佳是 一种氧化物,特别是一种二氧化矽,或至少包含一 电绝缘材料,较佳是一种氧化物,特别是一种二氧 化矽, 及/或 其中该主动元件(142)系为一电晶体,较佳是 一场效应电晶体,特别是一平面场效应电晶体。 10.如申请专利范围第1至8任一项所述之电路排列( 140),其中该介电层区域(46)系包含二氧化矽或是至 少包含二氧化矽, 及/或 其中该介电层区域(46)系至少包含具有介电 常数大于4或是大于10或是大于50的一材料, 及/或 其中远离该绝缘区域的该电极区域(56)系包 含矽,较佳是一多晶矽,或是至少包含矽,较佳是一 多晶矽, 及/或 其中远离该绝缘区域的该电极区域(56)系包 含一金属,或是至少包含一金属, 及/或 其中远离该绝缘区域的该电极区域(56)系包 含一低阻抗材料,较佳是氮化钛、氮化钽、铷、或 是高度掺杂的矽化锗, 及/或 其中远离该绝缘层的该电极区域(56)系毗连 包含金属-半导体化合物的一区域,特别是一矽化 物区域(96)。 11.如申请专利范围第1至8任一项所述之电路排列( 140),其中该电路排列系包含至少一处理器,较佳是 一微处理器, 及/或 其中该电容器(154)与该主动元件(152)系形成 一记忆胞元(150),特别是在一动态随机存取记忆体( dynamic RAM)记忆单元中, 及/或 其中一记忆胞元系包含一电容器(152)与唯一 的一电晶体(152),或是一电容器(Cs)与多于一个的电 晶体(M1至M3),较佳是三个电晶体(M1至M3)。 12.一种制造具有一电容器(144)的一积体电路排列( 140)之方法,特别是如前述申请专利范围其中一项 所述的一电路排列(140), 其中下述方法之步骤之执行并不受说明中之次序 所限制: 提供一基板,其系包含由电绝缘材料所制成之一绝 缘层(14),与一半导体层(16), 图样化该半导体层(16),用以形成有关于一电容器 的至少一电极区域(34),以及用以形成有关于一电 晶体(142)的至少一作用区域(84) 在图样化该半导体层(16)之后,产生至少一介电层( 42, 46), 在产生该介电层(42, 46)之后,产生一电极层(41), 形成该电容器(144)的一电极(56)于该电极层(41)中, 且远离该绝缘层,接近该绝缘区域的该电极区域(34 )系为一单晶区域,该作用区域(84)系为一单晶区域, 该介电层区域(46)系包含二氧化矽,可获得的电容/ 区域之比値大于10尘法拉/平方公厘。 13.如申请专利范围第12项所述之方法,其特征在于 以下所述之步骤: 在图样化之前,将至少一辅助层(18, 20)施加至该半 导体层(16)上,较佳是氮化矽层(20) 及/或 一种氧化 物层(18),该辅助层较佳是在该半导体层(16)的图样 化期间做为一硬式遮罩, 及/或 掺杂该电晶体(142)的一通道区域(84),较佳是 在产生该介电层(42, 46)之前, 进行一热氧化,以形成一圆形氧化物(26, 28),较佳是 在形成该电极层(41)之前, 及/或 掺杂接近该绝缘区域的该电极(34),较佳是在 产生该介电层(42, 44, 46)之前, 及/或 同时产生该介电层(42, 46)以做为在该电晶体 (122)的该作用区域(84)的一介电层, 及/或 在形成远离该绝缘区域的该电极区域(56)时, 同时形成该电晶体(142)的一控制电极(54)。 14.如申请专利范围第12项或第13项所述之方法,其 特征在于以下所述之步骤: 形成具有掺杂浓度低于该电晶体(142)之终端区域( 80, 82)的一辅助终端区域(58, 59),较佳是在图样化该 电晶体(142)的一控制电极(54)之后, 及/或 形成辅助掺杂区域,较佳是在该控制电极(54) 的该图样化之前, 在该电晶体(142)的一控制电极(54)之图样化之后,施 加上另外的辅助层(60至66),较佳是氮化矽层或是二 氧化矽层,特别是一TEOS层, 及/或 非等向性蚀刻该另外的辅助层(60至66)。 15.如申请专利范围第12项所述之方法,其特征在于 以下所述之步骤: 在由半导体材料(16)所制成的未覆盖区域实行一选 择性磊晶,其系在形成远离该绝缘层的该电极区域 (56)之后,及/或 在该电晶体(142)的一控制电极(54)之 图样化之后, 及/或 掺杂该电晶体(122)的一终端区域(70, 72),其系 在形成远离该绝缘区域的该电极区域(56)之后,及/ 或 在该控制电极(54)图样化之后,较佳是在该磊晶 之后。 16.如申请专利范围第12项所述之方法,其特征在于 以下所述之步骤: 及/或 在该电极层(54) 及/或 未覆盖的半导体区域( 16)上,选择性形成一金属-半导体化合物,特别是选 择性形成矽化物。 图式简单说明: 第1图至第12图系显示在积体电晶体-电容器排列的 制造中的制造阶段。 第13图系显示电晶体-电容器排列的平面图。 第14图系显示具有一电晶体的DRAM记忆胞元的剖面 图。 第15图系显示该DRAM记忆胞元的平面图。 第16图系显示具有三个电晶体的一DRAM记忆胞元的 电路图。 |
