| 主权项 |
1.一种积体电路,其包括: 一第一NMOS电晶体; 一第一PMOS电晶体; 一第二NMOS电晶体; 一第二PMOS电晶体; 一被耦合至该第一NMOS电晶体之第一源极/汲极的 第一偏压电压节点; 一被耦合至该第二PMOS电晶体之第一源极/汲极的 第二偏压电压节点; 一被耦合至该第一PMOS电晶体之闸极的第三偏压电 压节点; 一被耦合至该第二NMOS电晶体之闸极的第四偏压电 压节点; 一上拉节点,用以将该第一NMOS电晶体的第二源极/ 汲极耦合至该第一PMOS电晶体的第一源极/汲极; 一下拉节点,用以将该第二PMOS电晶体的第二源极/ 汲极耦合至该第二NMOS电晶体的第一源极/汲极; 一输入节点; 一储存节点,用以将该第一PMOS电晶体的第二源极/ 汲极耦合至该第二NMOS电晶体的第二源极/汲极; 一输出节点; 一输入切换器,其系被耦合用以控制从该输入节点 将一输入资料値传送至该第一NMOS电晶体的闸极以 及传送至该第二PMOS电晶体的闸极;以及 一输出切换器,其系被耦合用以控制从该储存节点 将一被储存的资料値传送至该输出节点。 2.如申请专利范围第1项之积体电路, 其中该第一偏压电压节点与该第三偏压电压节点 系被耦合以使得彼此为相等电位;以及 其中该第二偏压电压节点与该第四偏压电压节点 系被耦合以使得彼此为相等电位。 3.如申请专利范围第1项之积体电路, 其中该第三偏压电压节点与该第四偏压电压节点 系被耦合以使得彼此为相等电位。 4.如申请专利范围第1项之积体电路, 其中该输入切换器与该输出切换器都系可控制以 便共同运作,以达成: 该输入切换器可将一输入资料値从该输入节点传 送至该第一NMOS电晶体的闸极并且传送至该第二 PMOS电晶体的闸极,而该输出切换器则可让该储存 节点与该输出节点隔离;以及 该输出切换器可将一已储存的资料値从该储存节 点传送至该输出节点,而该输入切换器则可让该第 一NMOS电晶体的闸极和该第二PMOS电晶体的闸极与 该输入节点隔离。 5.如申请专利范围第1项之积体电路, 其中该第一NMOS电晶体的闸极系被耦合至该储存节 点;以及 其中该第二PMOS电晶体的闸极系被耦合至该储存节 点。 6.如申请专利范围第1项之积体电路, 其中该第一NMOS电晶体的闸极系被耦合至该储存节 点; 其中该第二PMOS电晶体的闸极系被耦合至该储存节 点; 其中该输入切换器与该输出切换器都系可控制以 便共同运作,以达成: 该输入切换器可将一输入资料値从该输入节点传 送至该储存节点并且传送至该第一NMOS电晶体的闸 极并且传送至该第二PMOS电晶体的闸极,而该输出 切换器则可让该储存节点与该输出节点隔离;以及 该输出切换器可将一输出资料値从该储存节点传 送至该输出节点,而该输入切换器则可让该储存节 点与该输入节点隔离。 7.如申请专利范围第1项之积体电路, 其中该等第一与第二NMOS电晶体都系耗竭电晶体; 以及 其中该等第一与第二PMOS电晶体都系耗竭电晶体。 8.如申请专利范围第1项之积体电路, 其中该等第一与第二NMOS电晶体都系耗竭电晶体; 其中该等第一与第二PMOS电晶体都系耗竭电晶体; 其中该输入切换器包括至少一强化电晶体;以及 其中该输出切换器包括至少一强化电晶体。 9.如申请专利范围第1项之积体电路, 其中该输入切换器包括一输入电晶体,其具有一被 耦合至该输入节点的第一源极/汲极,且具有一被 耦合至该第一NMOS电晶体之闸极且被耦合至该第二 PMOS电晶体之闸极的第二源极/汲极,以及具有一用 以作为输入切换器控制端子的闸极。 10.如申请专利范围第9项之积体电路, 其中该输入切换器包括一强化型输入电晶体。 11.如申请专利范围第9项之积体电路, 其中该输入切换器包括一NMOS强化型输入电晶体。 12.如申请专利范围第1项之积体电路, 其中该输入切换器包括一输入电晶体,其具有一被 耦合至该输入节点的第一源极/汲极,及具有一被 耦合至该储存节点且被耦合至该第一NMOS电晶体之 闸极且被耦合至该第二PMOS电晶体之闸极的第二源 极/汲极,以及一用以作为输入切换器控制端子的 闸极。 13.如申请专利范围第12项之积体电路, 其中该输入切换器包括一强化型输入电晶体。 14.如申请专利范围第12项之积体电路, 其中该输入切换器包括一NMOS强化型输入电晶体。 15.如申请专利范围第12项之积体电路, 其中该输入切换器包括一耗竭型输入电晶体。 16.如申请专利范围第12项之积体电路, 其中该输入切换器包括一NMOS耗竭型输入电晶体。 17.如申请专利范围第1项之积体电路,其进一步包 括: 一写入位元线,其包括该输入节点。 18.如申请专利范围第1项之积体电路, 其中该输出切换器包括: 一第一输出电晶体,以及 一第二输出电晶体,以及 一放电路径, 该第一输出电晶体具有一被耦合至该放电路径的 第一源极/汲极,及具有一被耦合至该第二输出电 晶体之第一源极/汲极的第二源极/汲极,以及具有 一被耦合至该储存节点的闸极, 该第二输出电晶体具有一被耦合至该输出节点的 第二源极/汲极,以及具有一用以作为输出切换器 控制端子的闸极。 19.如申请专利范围第18项之积体电路, 其中该等第一与第二输出电晶体都系强化型电晶 体。 20.如申请专利范围第18项之积体电路, 其中该等第一与第二输出电晶体都系NMOS强化型电 晶体。 21.如申请专利范围第18项之积体电路, 其中该等第一与第二输出电晶体都系耗竭型电晶 体。 22.如申请专利范围第18项之积体电路, 其中该等第一与第二输出电晶体都系NMOS耗竭型电 晶体。 23.如申请专利范围第1项之积体电路,其进一步包 括: 一读取位元线,其包括该输出节点。 24.如申请专利范围第1项之积体电路,其进一步包 括: 一读取位元线,其包括该输出节点; 一参考电压源; 其中该输出切换器包括: 一第一输出电晶体,以及 一第二输出电晶体,以及 一放电路径, 该第一输出电晶体具有一被耦合至该放电路径的 第一源极/汲极,及具有一被耦合至该第二输出电 晶体之第一源极/汲极的第二源极/汲极,以及具有 一被耦合至该储存节点的闸极, 该第二输出电晶体具有一被耦合至该读取位元线 的第二源极/汲极,以及具有一用以作为输出切换 器控制端子的闸极; 一感应放大器,用以感应介于参考电压位准与读取 位元线电压位准之间的差异。 25.如申请专利范围第1项之积体电路,其进一步包 括: 一写入位元线,其包括该输入节点; 一读取位元线,其包括该输出节点; 一参考电压源; 其中该输入切换器包括一输入电晶体,其具有一被 耦合至该写入位元线的第一源极/汲极,及具有一 被耦合至该储存节点且被耦合至该第一NMOS电晶体 之闸极且被耦合至该第二PMOS电晶体之闸极的第二 源极/汲极,以及 具有一用以作为输入切换器控制端子的闸极; 其中该输出切换器包括: 一第一输出电晶体,以及 一第二输出电晶体,以及 一放电路径, 该第一输出电晶体具有一被耦合至该放电路径的 第一源极/汲极,及具有一被耦合至该第二输出电 晶体之第一源极/汲极的第二源极/汲极,以及具有 一被耦合至该储存节点的闸极, 该第二输出电晶体具有一被耦合至该读取位元线 的第二源极/汲极,以及具有一用以作为输出切换 器控制端子的闸极; 一感应放大器,用以感应介于参考电压位准与读取 位元线电压位准之间的差异。 26.如申请专利范围第1项之积体电路,其进一步包 括: 一写入位元线,其包括该输入节点; 一读取位元线,其包括该输出节点;以及 仅被耦合至该读取位元线的预充电电路。 27.一种积体电路,其包括: 一第一NMOS电晶体; 一第一PMOS电晶体; 一第二NMOS电晶体; 一第二PMOS电晶体; 一被耦合至该第一NMOS电晶体之第一源极/汲极的 第一偏压电压节点; 一被耦合至该第二PMOS电晶体之第一源极/汲极的 第二偏压电压节点; 一被耦合至该第一PMOS电晶体之闸极的第三偏压电 压节点; 一被耦合至该第二NMOS电晶体之闸极的第四偏压电 压节点; 一上拉节点,用以将该第一NMOS电晶体的第二源极/ 汲极耦合至该第一PMOS电晶体的第一源极/汲极; 一下拉节点,用以将该第二PMOS电晶体的第二源极/ 汲极耦合至该第二NMOS电晶体的第一源极/汲极; 一输入节点; 一储存节点,用以将该第一PMOS电晶体的第二源极/ 汲极耦合至该第二NMOS电晶体的第二源极/汲极; 一输出节点; 一输入切换器,其系被耦合用以控制从该输入节点 将一可能具有多重规定输入信号电压位准中任一 者的资料输入信号传送至该第一NMOS电晶体的闸极 以及传送至该第二PMOS电晶体的闸极; 一限制电路,其系被耦合用以将该储存节点限制在 由最近的资料输入信号电压位准所决定的规定储 存节点电压位准中;以及 一输出切换器,其系被耦合用以控制从该储存节点 将一表示该已决定之储存节点电压位准的资料输 出信号传送至该输出节点。 28.如申请专利范围第27项之积体电路, 其中该第一偏压电压节点与该第三偏压电压节点 系被耦合以使得彼此为相等电位;以及 其中该第二偏压电压节点与该第四偏压电压节点 系被耦合以使得彼此为相等电位。 29.如申请专利范围第27项之积体电路, 其中该第二偏压电压节点与该第四偏压电压节点 系被耦合以使得彼此为相等电位。 30.如申请专利范围第27项之积体电路, 其中该输入切换器与该输出切换器都系可控制以 便共同运作,以达成: 该输入切换器可将一资料输入信号传送至该第一 NMOS电晶体的闸极并且传送至该第二PMOS电晶体的 闸极,而该输出切换器则可让该储存节点与该输出 节点隔离;以及 该输出切换器可将一资料输出信号传送至该输出 节点,而该输入一切换器则可让该第一NMOS电晶体 的闸极和该第二PMOS电晶体的闸极与该输入节点隔 离。 31.如申请专利范围第27项之积体电路, 其中该第一NMOS电晶体的闸极系被耦合至该储存节 点;以及 其中该第二PMOS电晶体的闸极系被耦合至该储存节 点。 32.如申请专利范围第27项之积体电路, 其中该第一NMOS电晶体的闸极系被耦合至该储存节 点; 其中该第二PMOS电晶体的闸极系被耦合至该储存节 点; 其中该输入切换器与该输出切换器都系可控制以 便共同运作,以达成: 该输入切换器可将一资料输入信号传送至该储存 节点并且传送至该第一NMOS电晶体的闸极并且传送 至该第二PMOS电晶体的闸极,而该输出切换器则可 让该储存节点与该输出节点隔离;以及 该输出切换器可将一资料输出信号传送至该输出 节点,而该输入切换器则可让该储存节点与该输入 节点隔离。 33.如申请专利范围第27项之积体电路, 其中该等第一与第二NMOS电晶体都系耗竭电晶体; 以及 其中该等第一与第二PMOS电晶体都系耗竭电晶体。 34.如申请专利范围第27项之积体电路, 其中该等第一与第二NMOS电晶体都系耗竭电晶体; 其中该等第一与第二PMOS电晶体都系耗竭电晶体; 其中该输入切换器包括至少一强化电晶体;以及 其中该输出切换器包括至少一强化电晶体。 35.如申请专利范围第27项之积体电路, 其中该输入切换器包括一输入电晶体,其具有一被 耦合至该输入节点的第一源极/汲极,且具有一被 耦合至该第一NMOS电晶体之闸极且被耦合至该第二 PMOS电晶体之闸极的第二源极/汲极,以及具有一用 以作为输入切换器控制端子的闸极。 36.如申请专利范围第35项之积体电路, 其中该输入切换器包括一强化型输入电晶体。 37.如申请专利范围第35项之积体电路, 其中该输入切换器包括一NMOS强化型输入电晶体。 38.如申请专利范围第27项之积体电路, 其中该输入切换器包括一输入电晶体,其具有一被 耦合至该输入节点的第一源极/汲极,及具有一被 耦合至该储存节点且被耦合至该第一NMOS电晶体之 闸极且被耦合至该第二PMOS电晶体之闸极的第二源 极/汲极,以及具有一用以作为输入切换器控制端 子的闸极。 39.如申请专利范围第38项之积体电路, 其中该输入切换器包括一强化型输入电晶体。 40.如申请专利范围第38项之积体电路, 其中该输入切换器包括一NMOS强化型输入电晶体。 41.如申请专利范围第38项之积体电路, 其中该输入切换器包括一耗竭型输入电晶体。 42.如申请专利范围第38项之积体电路, 其中该输入切换器包括一NMOS耗竭型输入电晶体。 43.如申请专利范围第27项之积体电路,其进一步包 括: 一写入位元线,其包括该输入节点。 44.如申请专利范围第27项之积体电路, 其中该输出切换器包括: 一第一输出电晶体,以及 一第二输出电晶体,以及 一放电路径, 该第一输出电晶体具有一被耦合至该放电路径的 第一源极/汲极,及具有一被耦合至该第二输出电 晶体之第一源极/汲极的第二源极/汲极,以及具有 一被耦合至该储存节点的闸极, 该第二输出电晶体具有一被耦合至该输出节点的 第二源极/汲极,以及具有一用以作为输出切换器 控制端子的闸极。 45.如申请专利范围第44项之积体电路, 其中该输出信号包括一放电路径信号。 46.如申请专利范围第44项之积体电路, 其中该等第一与第二输出电晶体都系强化型电晶 体。 47.如申请专利范围第44项之积体电路, 其中该等第一与第二输出电晶体都系NMOS强化型电 晶体。 48.如申请专利范围第47项之积体电路, 其中该等第一与第二输出电晶体都系耗竭型电晶 体。 49.如申请专利范围第44项之积体电路, 其中该等第一与第二输出电晶体都系NMOS耗竭型电 晶体。 50.如申请专利范围第44项之积体电路, 其中该第一输出电晶体系一PMOS电晶体;以及 其中该第二输出电晶体系一NMOS电晶体。 51.如申请专利范围第27项之积体电路,其进一步包 括: 一读取位元线,其包括该输出节点。 52.如申请专利范围第27项之积体电路,其进一步包 括: 一读取位元线,其包括该输出节点; 一参考电压源; 其中该输出切换器包括: 一第一输出电晶体,以及 一第二输出电晶体,以及 一放电路径, 该第一输出电晶体具有一被耦合至该放电路径的 第一源极/汲极,及具有一被耦合至该第二输出电 晶体之第一源极/汲极的第二源极/汲极,以及具有 一被耦合至该储存节点的闸极, 该第二输出电晶体具有一被耦合至该读取位元线 的第二源极/汲极,以及一用以作为输出切换器控 制端子的闸极; 一感应放大器,用以感应介于参考电压位准与读取 位元线电压位准之间的差异。 53.如申请专利范围第52项之积体电路, 其中该第一输出电晶体系一PMOS电晶体;以及 其中该第二输出电晶体系一NMOS电晶体。 54.如申请专利范围第27项之积体电路,其进一步包 括: 一写入位元线,其包括该输入节点; 一读取位元线,其包括该输出节点; 一参考电压源; 其中该输入切换器包括一输入电晶体,其具有一被 耦合至该写入位元线的第一源极/汲极,及具有一 被耦合至该储存节点且被耦合至该第一NMOS电晶体 之闸极且被耦合至该第二PMOS电晶体之闸极的第二 源极/汲极,以及 具有一用以作为输入切换器控制端子的闸极。 其中该输出切换器包括: 一第一输出电晶体,以及 一第二输出电晶体,以及 一放电路径, 该第一输出电晶体具有一被耦合至该放电路径的 第一源极/汲极,及具有一被耦合至该第二输出电 晶体之第一源极/汲极的第二源极/汲极,以及具有 一被耦合至该储存节点的闸极, 该第二输出电晶体具有一被耦合至该读取位元线 的第二源极/汲极,以及具有一用以作为输出切换 器控制端子的闸极; 一感应放大器,用以感应介于参考电压位准与读取 位元线电压位准之间的差异。 55.如申请专利范围第54项之积体电路, 其中该第一输出电晶体系一PMOS电晶体;以及 其中该第二输出电晶体系一NMOS电晶体。 56.如申请专利范围第27项之积体电路, 其中该限制电路包括一切换器,其系被耦合用以回 应抵达所决定之储存节点电压位准的储存节点来 关闭该第一NMOS电晶体。 57.如申请专利范围第27项之积体电路, 其中该限制电路包括一切换器,其系被耦合用以藉 由下面的方式将该储存节点嵌位在所决定之储存 节点电压位准处: 当该储存节点低于该所决定之储存节点电压位准 时便开启该第一NMOS电晶体;以及 如果该储存节点开始上升至该所决定之储存节点 电压位准之上的话,便关闭该第一NMOS电晶体。 58.如申请专利范围第27项之积体电路, 其中该限制电路包括一第五电晶体,其具有一被耦 合至该第一NMOS电晶体之闸极的第一源极/汲极,一 被耦合至该储存节点的第二源极/汲极,以及一被 耦合至该第二节点的闸极。 59.如申请专利范围第27项之积体电路, 其中该输入切换器系被耦合用以提供该资料输入 信号给该储存节点;以及 其中该限制电路包括一第五电晶体,其具有一被耦 合至该第一NMOS电晶体之闸极的第一源极/汲极,一 被耦合至该储存节点的第二源极/汲极,以及一被 耦合至该下拉节点的闸极。 60.如申请专利范围第27项之积体电路, 其中该限制电路包括一第五电晶体,其具有一被耦 合至该第一NMOS电晶体之闸极的第一源极/汲极,一 被耦合至该储存节点的第二源极/汲极,以及一被 耦合至该下拉节点的闸极;以及 其中该输入切换器系被耦合用以提供该资料输入 信号给该第五电晶体的第二源极/汲极。 61.如申请专利范围第27项之积体电路, 其中该第一NMOS电晶体的闸极系被耦合至该储存节 点;以及 其中该第二PMOS电晶体的闸极系被耦合至该储存节 点。 62.如申请专利范围第27项之积体电路, 其中该第一NMOS电晶体的闸极系被耦合至该储存节 点; 其中该第二PMOS电晶体的闸极系被耦合至该储存节 点; 其中该限制电路包括一第五电晶体,其具有一被耦 合至该第一NMOS电晶体之闸极的第一源极/汲极,一 被耦合至该储存节点的第二源极/汲极,以及一被 耦合至该下拉节点的闸极;以及 其中该输入切换器系经由该第五电晶体被耦合至 该第一NMOS电晶体之闸极。 63.如申请专利范围第27项之积体电路,其中该等多 重规定输入电压位准包括多重规定离散输入电压 位准。 64.如申请专利范围第27项之积体电路, 其中该限制电路包括一切换器,其系被耦合用以藉 由下面的方式将该储存节点嵌位在所决定之储存 节点电压位准处: 当下拉节点电压储存节点低于最近的资料输入电 压位准时便开启该第一NMOS电晶体;以及 如果该下拉节点开始上升至该最近的资料输入电 压位准之上的话,便关闭该第一NMOS电晶体。 65.如申请专利范围第27项之积体电路, 其中该第一NMOS电晶体的闸极系被耦合至该储存节 点; 其中该第二PMOS电晶体的闸极系被耦合至该储存节 点; 其中该限制电路包括一切换器,其系被耦合用以藉 由下面的方式将该储存节点嵌位在所决定之储存 电压位准处: 当下拉节点电压储存节点低于最近的资料输入电 压位准时便开启该第一NMOS电晶体;以及 如果该下拉节点开始上升至该最近的资料输入电 压位准之上的话,便关闭该第一NMOS电晶体。 66.如申请专利范围第27项之积体电路,其进一步包 括: 一写入位元线,其包括该输入节点; 一读取位元线,其包括该输出节点;以及 仅被耦合至该读取位元线的预充电电路。 67.一种用以存取一积体电路之方法,该积体电路包 括一第一NMOS电晶体,其具有一被耦合至一第一偏 压电压节点的第一源极/汲极(S/D);一第一PMOS电晶 体;一上拉节点,用以将该第一NMOS电晶体的第二S/D 耦合至该第一PMOS电晶体的第一S/D;一第二NMOS电晶 体;一第二PMOS电晶体,其具有一被耦合至一第二偏 压电压节点的第一S/D;一下拉节点,用以将该第二 PMOS电晶体的第二S/D耦合至该第二NMOS电晶体的第 一S/D;一储存节点,用以将该第一PMOS电晶体的第二S /D耦合至该第二NMOS电晶体的第二S/D,并且将该第一 NMOS电晶体的闸极耦合至该第二PMOS电晶体的闸极, 该方法包括: 提供一供应偏压电压给该第一偏压电压节点; 提供一有效的接地偏压电压给该第二偏压电压节 点; 提供该供应偏压电压给该第一PMOS电晶体的闸极; 提供该有效的接地偏压电压给该第二NMOS电晶体的 闸极;以及 供应一具有第一电压位准或第二电压位准的数位 输入信号给该第一NMOS电晶体的闸极、该第二PMOS 电晶体的闸极以及该储存节点; 其中第一电压位准数位输入信号可开启该第一NMOS 电晶体与该第一PMOS电晶体,并且反向偏压该第二 NMOS电晶体与该第二PMOS电晶体;以及 其中第二电压位准数位输入信号可开启该第二NMOS 电晶体与该第二PMOS电晶体,并且反向偏压该第一 NMOS电晶体与该第一PMOS电晶体。 68.如申请专利范围第67项之方法,其进一步包括: 于供应步骤之后感应该储存节点的电压位准。 69.如申请专利范围第67项之方法,其进一步包括: 于供应步骤之后, 如果该供应步骤供应一第一电压位准数位输入信 号的话,于该第一NMOS电晶体与该第一PMOS电晶体被 开启且该第二NMOS电晶体与该第二PMOS电晶体被反 向偏压的时候来感应该储存节点的电压位准;以及 如果该供应步骤供应一第二电压位准数位输入信 号的话,于该第二NMOS电晶体与该第二PMOS电晶体被 开启且该第一NMOS电晶体与该第一PMOS电晶体被反 向偏压的时候来感应该储存节点的电压位准。 70.如申请专利范围第67项之方法, 其中该第一电压位准系该供应电压位准;以及 其中该第二电压位准系该有效的接地电压位准。 71.一种用以存取一积体电路之方法,该积体电路包 括一第一NMOS电晶体,其具有一被耦合至一第一偏 压电压节点的第一源极/汲极(S/D);一第一PMOS电晶 体;一上拉节点,用以将该第一NMOS电晶体的第二S/D 耦合至该第一PMOS电晶体的第一S/D;一第二NMOS电晶 体;一第二PMOS电晶体,其具有一被耦合至一第二偏 压电压节点的第一S/D;一下拉节点,用以将该第二 PMOS电晶体的第二S/D耦合至该第二NMOS电晶体的第 一S/D;一储存节点,用以将该第一PMOS电晶体的第二S /D耦合至该第二NMOS电晶体的第二S/D,并且将该第一 NMOS电晶体的闸极耦合至该第二PMOS电晶体的闸极, 该方法包括: 提供一供应偏压电压给该第一偏压电压节点; 提供一有效的接地偏压电压给该第二偏压电压节 点; 提供一介于该供应偏压电压位准与该有效的接地 偏压电压位准之间的参考电压位准给该第一PMOS电 晶体的闸极; 提供一介于该供应偏压电压位准与该有效的接地 偏压电压位准之间的参考电压位准给该第二NMOS电 晶体的闸极;以及 供应一具有第一电压位准或第二电压位准的数位 输入信号给该第一NMOS电晶体的闸极、该第二PMOS 电晶体的闸极以及该储存节点; 其中第一电压位准数位输入信号可开启该第一NMOS 电晶体与该第一PMOS电晶体,并且反向偏压该第二 NMOS电晶体与该第二PMOS电晶体;以及 其中第二电压位准数位输入信号可开启该第二NMOS 电晶体与该第二PMOS电晶体,并且反向偏压该第一 NMOS电晶体与该第一PMOS电晶体。 72.如申请专利范围第71项之方法,其进一步包括: 于供应步骤之后感应该储存节点的电压位准。 73.如申请专利范围第71项之方法,其进一步包括: 于供应步骤之后, 如果该供应步骤供应一第一电压位准数位输入信 号的话,于该第一NMOS电晶体与该第一PMOS电晶体被 开启且该第二NMOS电晶体与该第二PMOS电晶体被反 向偏压的时候来感应该储存节点的电压位准;以及 如果该供应步骤供应一第二电压位准数位输入信 号的话,于该第二NMOS电晶体与该第二PMOS电晶体被 开启且该第一NMOS电晶体与该第一PMOS电晶体被反 向偏压的时候来感应该储存节点的电压位准。 74.如申请专利范围第71项之方法, 其中该第一电压位准系该供应电压位准;以及 其中该第二电压位准系该有效的接地电压位准。 75.如申请专利范围第71项之方法, 其中该第一电压位准系该供应电压位准; 其中该第二电压位准系该有效的接地电压位准;以 及 其中该参考电压位准位于该供应偏压电压位准与 该有效的接地偏压电压位准的中间。 76.一种用以将一资料値储存在一积体电路中之方 法,该积体电路包括一第一NMOS电晶体,其具有一被 耦合至一第一偏压电压节点的第一源极/汲极(S/D); 一第一PMOS电晶体;一上拉节点,用以将该第一NMOS电 晶体的第二S/D耦合至该第一PMOS电晶体的第一S/D; 一第二NMOS电晶体;一第二PMOS电晶体,其具有一被耦 合至一第二偏压电压节点的第一S/D;一下拉节点, 用以将该第二PMOS电晶体的第二S/D耦合至该第二 NMOS电晶体的第一S/D;一输入节点;一储存节点,用以 将该第一PMOS电晶体的第二S/D耦合至该第二NMOS电 晶体的第二S/D,并且将该第一NMOS电晶体的闸极耦 合至该第二PMOS电晶体的闸极;一输出节点;一输入 切换器,其系被耦合用以将资料输入信号资讯从该 输入节点传送至该储存节点;以及一输出切换器, 用以将资料输出信号资讯从该输出节点传送至该 储存节点,该方法包括: 提供一第三偏压电压给该第一PMOS电晶体的闸极; 提供一第四偏压电压给该第二NMOS电晶体的闸极; 以及 使用该输入切换器将资料输入信号资讯从该输入 节点传送至该第一NMOS电晶体的闸极并且传送至该 第二PMOS电晶体的闸极并且传送至该储存节点,同 时使用该输出切换器让该储存节点与该输出节点 隔离。 77.如申请专利范围第76项之方法, 其中该等第一与第三偏压电压位准相同;以及 其中该等第二与第四偏压电压位准相同。 78.如申请专利范围第76项之方法, 其中该第三偏压电压位准介于第一与第二偏压电 压之间;以及 其中该第四偏压电压位准介于第一与第二偏压电 压位准之间。 79.如申请专利范围第76项之方法, 其中该第三偏压电压位准介于第一与第二偏压电 压之间; 其中该第四偏压电压位准介于第一与第二偏压电 压位准之间;以及 其中该等第三与第四偏压电压位准相同。 80.如申请专利范围第76项之方法, 其中可选择该第三偏压电压位准,用以将该上拉节 点的电压位准设定在让该第一NMOS电晶体与该第一 PMOS电晶体可回应资料信号从高位准转变成低位准 而变成反向偏压;以及 其中可选择该第四偏压电压位准,用以将该下拉节 点的电压位准设定在让该第二NMOS电晶体与该第二 PMOS电晶体可回应资料信号从低位准转变成高位准 而变成反向偏压。 81.一种用以撷取一积体电路中资料値之方法,该积 体电路包括一第一NMOS电晶体,其具有一被耦合至 一第一偏压电压位准的第一源极/汲极(S/D);一第一 PMOS电晶体; 一上拉节点,用以将该第一NMOS电晶体的第二S/D耦 合至该第一PMOS电晶体的第一S/D;一第二NMOS电晶体; 一第二PMOS电晶体,其具有一被耦合至一第二偏压 电压位准的第一S/D;一下拉节点,用以将该第二PMOS 电晶体的第二S/D耦合至该第二NMOS电晶体的第一S/D ;一输入节点;一储存节点,用以将该第一PMOS电晶体 的第二S/D耦合至该第二NMOS电晶体的第二S/D,并且 将该第一NMOS电晶体的闸极耦合至该第二PMOS电晶 体的闸极; 一输出节点;一输入切换器,其系被耦合用以将资 料输入信号资讯从该输入节点传送至该储存节点; 以及一输出切换器,用以将资料输出信号资讯从该 输出节点传送至该储存节点,该方法包括: 提供一第三偏压电压给该第一PMOS电晶体的闸极; 提供一第四偏压电压给该第二NMOS电晶体的闸极; 以及 使用该输出切换器将一输出资料信号资讯从该储 存节点传送至该输出节点,同时使用该输入切换器 让该储存节点与该输入节点隔离。 82.如申请专利范围第81项之方法, 其中该等第一与第三偏压电压位准相同;以及 其中该等第二与第四偏压电压位准相同。 83.如申请专利范围第81项之方法, 其中该第三偏压电压位准介于第一与第二偏压电 压之间;以及 其中该第四偏压电压位准介于第一与第二偏压电 压位准之间。 84.如申请专利范围第81项之方法, 其中该第三偏压电压位准介于第一与第二偏压电 压之间; 其中该第四偏压电压位准介于第一与第二偏压电 压位准之间;以及 其中该等第三与第四偏压电压位准相同。 85.如申请专利范围第81项之方法, 其中可选择该第三偏压电压位准,用以将该上拉节 点的电压位准设定在让该第一NMOS电晶体与该第一 PMOS电晶体可回应输入资料从高位准转变成低位准 而变成反向偏压;以及 其中可选择该第四偏压电压位准,用以将该下拉节 点的电压位准设定在让该第二NMOS电晶体与该第二 PMOS电晶体可回应输入资料从低位准转变成高位准 而变成反向偏压。 86.一种用以存取一积体电路之方法,该积体电路包 括一第一NMOS电晶体,其具有一被耦合至一第一偏 压电压节点的第一源极/汲极(S/D);一第一PMOS电晶 体;一上拉节点,用以将该第一NMOS电晶体的第二S/D 耦合至该第一PMOS电晶体的第一S/D;一第二NMOS电晶 体;一第二PMOS电晶体,其具有一被耦合至一第二偏 压电压节点的第一S/D;一下拉节点,用以将该第二 PMOS电晶体的第二S/D耦合至该第二NMOS电晶体的第 一S/D;一储存节点,用以将该第一PMOS电晶体的第二S /D耦合至该第二NMOS电晶体的第二S/D,并且将该第一 NMOS电晶体的闸极耦合至该第二PMOS电晶体的闸极, 该方法包括: 提供一供应偏压电压给该第一偏压电压节点; 提供一有效的接地偏压电压给该第二偏压电压节 点; 提供该供应偏压电压给该第一PMOS电晶体的闸极; 提供该有效的接地偏压电压给该第二NMOS电晶体的 闸极;以及 供应一具有多重个别电压位准中任一者的数位输 入信号给该第一NMOS电晶体的闸极、该第二PMOS电 晶体的闸极以及该储存节点; 以与该下拉节点之电压成函数关系的方式来调节 开启该第一NMOS电晶体,以便将该储存节点限制在 所供应之数位输入信号的个别电压位准所决定的 电压位准处。 87.如申请专利范围第86项之方法,其进一步包括: 于供应步骤之后感应该储存节点的电压位准。 88.一种用以存取一积体电路之方法,该积体电路包 括一第一NMOS电晶体,其具有一被耦合至一第一偏 压电压节点的第一源极/汲极(S/D);一第一PMOS电晶 体;一上拉节点,用以将该第一NMOS电晶体的第二S/D 耦合至该第一PMOS电晶体的第一S/D;一第二NMOS电晶 体;一第二PMOS电晶体,其具有一被耦合至一第二偏 压电压节点的第一S/D;一下拉节点,用以将该第二 PMOS电晶体的第二S/D耦合至该第二NMOS电晶体的第 一S/D;一储存节点,用以将该第一PMOS电晶体的第二S /D耦合至该第二NMOS电晶体的第二S/D,并且将该第一 NMOS电晶体的闸极耦合至该第二PMOS电晶体的闸极, 该方法包括: 提供一供应偏压电压给该第一偏压电压节点; 提供一有效的接地偏压电压给该第二偏压电压节 点; 提供一介于该供应偏压电压位准与该有效的接地 偏压电压位准之间的参考电压位准给该第一PMOS电 晶体的闸极; 提供一介于该供应偏压电压位准与该有效的接地 偏压电压位准之间的参考电压位准给该第二NMOS电 晶体的闸极;以及 供应一具有多重个别电压位准中任一者的数位输 入信号给该第一NMOS电晶体的闸极、该第二PMOS电 晶体的闸极以及该储存节点; 以与该下拉节点之电压成函数关系的方式来调节 开启该第一NMOS电晶体,以便将该储存节点限制在 所供应之数位输入信号的个别电压位准所决定的 电压位准处。 89.如申请专利范围第88项之方法,其进一步包括: 于供应步骤之后感应该储存节点的电压位准。 90.一种用以将资料値储存在一积体电路中之方法, 该积体电路包括一第一NMOS电晶体,其具有一被耦 合至一第一偏压电压位准的第一源极/汲极(S/D);一 第一PMOS电晶体;一上拉节点,用以将该第一NMOS电晶 体的第二S/D耦合至该第一PMOS电晶体的第一S/D;一 第二NMOS电晶体;一第二PMOS电晶体,其具有一被耦合 至一第二偏压电压位准的第一S/D;一下拉节点,用 以将该第二PMOS电晶体的第二S/D耦合至该第二NMOS 电晶体的第一S/D;一输入节点;一储存节点,用以将 该第一PMOS电晶体的第二S/D耦合至该第二NMOS电晶 体的第二S/D,并且将该第一NMOS电晶体的闸极耦合 至该第二PMOS电晶体的闸极;一输出节点;一输入切 换器,其系被耦合用以将输入资料信号资讯从该输 入节点传送至该储存节点;以及一输出切换器,用 以将输出资料信号资讯从该输出节点传送至该储 存节点,该方法包括: 提供一第三偏压电压给该第一PMOS电晶体的闸极; 提供一第四偏压电压给该第二NMOS电晶体的闸极; 使用该输入切换器将输入资料信号资讯从该输入 节点传送至该第一NMOS电晶体的闸极并且传送至该 第二PMOS电晶体的闸极,同时使用该输出切换器让 该储存节点与该输出节点隔离;以及 将该储存节点限制在由最近的输入资料信号电压 位准所决定的规定储存节点电压位准中。 91.如申请专利范围第90项之方法, 其中该等第一与第三偏压电压位准相同;以及 其中该等第二与第四偏压电压位准相同。 92.如申请专利范围第90项之方法, 其中该第三偏压电压位准介于第一与第二偏压电 压之间;以及 其中该第四偏压电压位准介于第一与第二偏压电 压位准之间。 93.如申请专利范围第90项之方法, 其中该第三偏压电压位准介于第一与第二偏压电 压之间; 其中该第四偏压电压位准介于第一与第二偏压电 压位准之间;以及 其中该等第三与第四偏压电压位准相同。 94.如申请专利范围第90项之方法, 其中可选择该第三偏压电压位准,用以将该上拉节 点的电压位准设定在让该第一NMOS电晶体与该第一 PMOS电晶体可回应资料信号从高位准转变成低位准 而变成反向偏压;以及 其中可选择该第四偏压电压位准,用以将该下拉节 点的电压位准设定在让该第二NMOS电晶体与该第二 PMOS电晶体可回应资料信号从低置准转变成高位准 而变成反向偏压。 95.如申请专利范围第90项之方法, 其中该规定储存电压位准进一步由储存节点电压 位准与下拉节点电压位准之间的差异来决定。 96.一种用以撷取一积体电路中资料値之方法,该积 体电路包括一第一NMOS电晶体,其具有一被耦合至 一第一偏压电压位准的第一源极/汲极(S/D);一第一 PMOS电晶体; 一上拉节点,用以将该第一NMOS电晶体的第二S/D耦 合至该第一PMOS电晶体的第一S/D;一第二NMOS电晶体; 一第二PMOS电晶体,其具有一被耦合至一第二偏压 电压位准的第一S/D;一下拉节点,用以将该第二PMOS 电晶体的第二S/D耦合至该第二NMOS电晶体的第一S/D ;一输入节点;一储存节点,用以将该第一PMOS电晶体 的第二S/D耦合至该第二NMOS电晶体的第二S/D,并且 将该第一NMOS电晶体的闸极耦合至该第二PMOS电晶 体的闸极; 一输出节点;一输入切换器,其系被耦合用以将输 入资料信号资讯从该输入节点传送至该储存节点; 以及一输出切换器,其系被耦合用以将输出资料信 号资讯从该输出节点传送至该储存节点,该方法包 括: 提供一第三偏压电压给该第一PMOS电晶体的闸极; 提供一第四偏压电压给该第二NMOS电晶体的闸极; 使用该输出切换器将资料信号资讯从该储存节点 传送至该输出节点,同时使用该输入切换器让该储 存节点与该输入节点隔离;以及 将该储存节点限制在由最近的输入资料信号电压 位准所决定的规定储存节点电压位准中。 97.如申请专利范围第96项之方法, 其中该等第一与第三偏压电压位准相同;以及 其中该等第二与第四偏压电压位准相同。 98.如申请专利范围第96项之方法, 其中该第三偏压电压位准介于第一与第二偏压电 压之间;以及 其中该第四偏压电压位准介于第一与第二偏压电 压位准之间。 99.如申请专利范围第96项之方法, 其中该第三偏压电压位准介于第一与第二偏压电 压之间; 其中该第四偏压电压位准介于第一与第二偏压电 压位准之间;以及 其中该等第三与第四偏压电压位准相同。 100.如申请专利范围第96项之方法, 其中可选择该第三偏压电压位准,用以将该上拉节 点的电压位准设定在让该第一NMOS电晶体与该第一 PMOS电晶体可回应资料信号从高位准转变成低位准 而变成反向偏压;以及 其中可选择该第四偏压电压位准,用以将该下拉节 点的电压位准设定在让该第二NMOS电晶体与该第二 PMOS电晶体可回应资料信号从低位准转变成高位准 而变成反向偏压。 101.如申请专利范围第96项之方法, 其中该规定储存电压位准进一步由储存节点电压 位准与下拉节点电压位准之间的差异来决定。 102.一种积体电路,其包括: 一闩锁电路,其包括: 一第一反向器,其包括一第一PMOS电晶体以及一第 一NMOS电晶体,其具有一包括该等第一PMOS与NMOS电晶 体的互连源极/汲极(S/D)的第一资料节点; 一第二反向器,其包括一第二PMOS电晶体以及一第 二NMOS电晶体,其具有一包括该等第二PMOS与NMOS电晶 体的互连源极/汲极(S/D)的第二资料节点; 一第一位元线,其包括一第一资料存取节点;及 一第二位元线,其包括一第二资料存取节点; 其中该第一PMOS电晶体的闸极与该第一NMOS电晶体 的闸极都被耦合至该第二资料节点; 其中该第二PMOS电晶体的闸极与该第二NMOS电晶体 的闸极都被耦合至该第一资料节点; 一输入切换器,其包括: 一存取电晶体,其包括一第一S/D,其系被耦合至该 第一资料节点且被耦合至该第二PMOS电晶体之闸极 且被耦合至第二NMOS电晶体之闸极,并且包括一第 二S/D,其系被耦合至第一资料存取节点,并且包括 一闸极,其系被耦合至第一存取控制节点;以及 一第一输出切换器,其包括一自该闩锁电路分隔而 耦合之第一放电路径,用以因应于第一资料节点或 第二资料节点之一已储存资料値而经由该第一位 元线或该第二位元线之一来选择地放电一预充电 电压。 103.如申请专利范围第102项之积体电路, 其中该第一PMOS电晶体与该第一NMOS电晶体都系高 临界电压电晶体;以及 其中该第二PMOS电晶体与该第二NMOS电晶体都系高 临界电压电晶体。 104.如申请专利范围第102项之积体电路, 其中该第一PMOS电晶体与该第一NMOS电晶体都系高 临界电压电晶体; 其中该第二PMOS电晶体与该第二NMOS电晶体都系高 临界电压电晶体;以及 其中该存取控制电晶体系低临界电压电晶体。 105.如申请专利范围第102项之积体电路,其进一步 包括: 一第一位元线,其包括该第一资料存取节点;以及 一第二位元线,其包括该第二资料存取节点。 106.如申请专利范围第105项之积体电路,其包括仅 被耦合至该第一位元线或该第二位元线中其中一 者的预充电电路。 107.如申请专利范围第102项之积体电路, 其中该第一输出切换器包括: 一第一输出电晶体;以及 一第二输出电晶体; 其中该第一输出电晶体具有一被耦合至该放电路 径的第一S/D,及具有一被耦合至该第二输出电晶体 之第一S/D的第二S/D,以及具有一被耦合至该第一资 料节点或该第二资料节点中其中一者的闸极;以及 其中该第二输出电晶体具有一被耦合至该第一资 料存取节点或该第二资料存取节点中其中一者的 第二源极/汲极,以及具有一被耦合至第二存取控 制节点的闸极。 108.如申请专利范围第107项之积体电路, 其中该等第一与第二PMOS电晶体皆具有一第一临界 电压; 其中该等第一与第二NMOS电晶体皆具有一第二临界 电压; 其中该第一存取控制电晶体具有一第三临界电压; 以及 其中该等第一与第二输出电晶体皆具有一第四临 界电压。 109.如申请专利范围第107项之积体电路, 其中该第一PMOS电晶体与该第一NMOS电晶体都系高 临界电压电晶体; 其中该第二PMOS电晶体与该第二NMOS电晶体都系高 临界电压电晶体; 其中该第一存取控制电晶体系低临界电压电晶体; 以及 其中该等第一与第二输出电晶体都系低临界电压 电晶体。 110.如申请专利范围第107项之积体电路, 其中该第一PMOS电晶体与该第一NMOS电晶体都系高 临界电压电晶体; 其中该第二PMOS电晶体与该第二NMOS电晶体都系高 临界电压电晶体; 其中该存取控制电晶体系一中度临界电压电晶体; 以及 其中该等第一与第二输出电晶体都系低临界电压 电晶体。 111.如申请专利范围第107项之积体电路, 其中该第一PMOS电晶体与该第一NMOS电晶体都系高 临界电压电晶体; 其中该第二PMOS电晶体与该第二NMOS电晶体都系高 临界电压电晶体; 其中该存取控制电晶体系一高临界电压电晶体;以 及 其中该等第一与第二输出电晶体都系低临界电压 电晶体。 112.如申请专利范围第102项之积体电路,其进一步 包括: 一写入字元线,其包括该第一存取控制节点;以及 一读取字元线,其包括该第二存取控制节点。 113.如申请专利范围第112项之积体电路,其进一步 包括仅被耦合至该第一位元线或该第二位元线中 其中一者的预充电电路。 114.如申请专利范围第102项之积体电路,其中该第 一输出切换器包括耦合至该第一资料节点与该第 二资料节点其中一者之一控制端末。 115.如申请专利范围第102项之积体电路,进一步包 括 一第二输出切换器,其包括一第二放电路径以自闩 锁电路分隔地被耦合用以因应于另外第一资料节 点或第二资料节点之一已储存资料値而经由该第 一位元线或该第二位元线之另一者来选择地放电 一预充电电压。 116.如申请专利范围第102项之积体电路,其中该第 一输出切换器包括耦合于该第一资料节点或该第 二资料节点之其中一者之一控制端末,且尚包括: 一第二输出切换器,其包括一第二放电路径以自闩 锁电路分隔地被耦合用以因应于另外第一资料节 点或第二资料节点之一已储存资料値而经由该第 一位元线或该第二位元线之另一者来选择地放电 一预充电压; 其中第二输出切换器包括耦合于另外第一资料节 点与第二资料节点之一控制端末。 117.如申请专利范围第102项之积体电路,尚包括: 一第二存取电晶体,包括耦合于第二资料节点与耦 合于第一PMOS电晶体闸极及第一NMOS电晶体闸极之 一第一S/D,以及包括耦合于第二资料存取节点之一 第二S/D及包括耦合于第一存取控制节点之一闸极 。 118.如申请专利范围第107项之积体电路,尚包括: 一第二输出切换器,包括: 一第三输出电晶体; 一第四输出电晶体;以及 一第二放电路径; 其中该第三输出电晶体具有耦合于该第二放电路 径之一第一S/D以及具有耦合于该第四输出电晶体 一第一S/D之一第二S/D且具有耦合于另外第一资料 节点或第二资料节点之一闸极;以及 其中该第四输出电晶体具有耦合于该第一资料存 取节点之一第二源极/汲极及以具有耦合于一第三 存取控制节点之一闸极。 119.如申请专利范围第107项之积体电路,尚包括: 一第二存取电晶体,包括耦合于第二资料节点与耦 合于第一PMOS电晶体闸极及第一NMOS电晶体闸极之 一第一S/D,以及包括耦合于第二资料存取节点之一 第二S/D及包括耦合于第一存取控制节点之一闸极; 以及 一第二输出切换器,包括: 一第三输出电晶体; 一第四输出电晶体;以及 一第二放电路径; 其中该第三输出电晶体具有耦合于该第二放电路 径之一第一S/D以及具有耦合于该第四输出电晶体 一第一S/D之一第二S/D且具有耦合于另外第一资料 节点或第二资料节点之一闸极;以及 其中该第四输出电晶体具有耦合于该第一资料存 取节点之一第二源极/汲极及以具有耦合于一第三 存取控制节点之一闸极。 120.一种积体电路,其包括: 一闩锁电路,其包括: 一第一反向器,其包括一第一PMOS电晶体以及一第 一NMOS电晶体,其具有一包括该等第一PMOS与 NMOS电晶体的互连源极/汲极(S/D)的第一资料节点; 一第二反向器,其包括一第二PMOS电晶体以及一第 二NMOS电晶体,其具有一包括该等第二PMOS与NMOS电晶 体的互连源极/汲极(S/D)的第二资料节点; 一位元线,其包括一第一资料存取节点以及一第二 资料存取节点; 其中该第一PMOS电晶体的闸极与该第一NMOS电晶体 的闸极都被耦合至该第二资料节点; 其中该第二PMOS电晶体的闸极与该第二NMOS电晶体 的闸极都被耦合至该第一资料节点; 一输入切换器,其包括: 一存取电晶体,其包括一第一S/D,其系被耦合至该 第一资料节点且被耦合至该第二PMOS电晶体之闸极 及被耦合至该第二NMOS电晶体之闸极,并且包括一 第二S/D,其系被耦合至一第一资料存取节点,并且 包括一闸极,其系被耦合至一第一存取控制节点; 以及 一第一输出切换器,其包括一第一放电路径以自闩 锁电路分隔地被耦合用以因应于该第一资料节点 或该第二资料节点之一已储存资料値而经由该位 元线选择地放电一预充电电压。 121.如申请专利范围第120项之积体电路,其进一步 包括: 一写入字元线,其包括该第一存取控制节点;以及 一读取字元线,其包括该第二存取控制节点。 122.一种运作一积体电路之方法,该积体电路包括 一PMOS装置与一NMOS装置、连接至该PMOS装置之一第 一源极/汲极(S/D)之一资料节点、以及一连接至该 NMOS装置之一第一源极/汲极(S/D)之供应电压节点; 其中该PMOS装置之一第二S/D被连接至该NMOS装置之 一第二S/D,该方法包括步骤: 耦合该供应电压节点至该资料节点,其法为:藉由 提供各个闸极电压至可各别地启开该PMOS装置与该 NMOS装置之该PMOS与该NMOS装置;以及 自该资料节点而将该供应电压节点解耦合,其法为 : 藉由提供各个闸极电压至可自我反转偏压该PMOS装 置与该NMOS装置之该PMOS装置与该NMOS装置; 其中当耦合该供应电压节点至该资料节点之步骤 中提供至该NMOS装置之闸极之一电压系高于当将该 供应电压节点自该资料节点解耦合之步骤中提供 至该PMOS装置一闸极之一电压。 123.一种运作一积体电路之方法,该积体电路包括 一PMOS装置与一NMOS装置、连接至该NMOS装置之一第 一源极/汲极(S/D)之一资料节点、以及连接至该PMOS 装置之一第一源极/汲极(S/D)之一有效接地电压节 点;其中该PMOS装置之一第二S/D被连接至该NMOS装置 之一第二S/D,该方法包括步骤: 耦合该有效接地电压节点至该资料节点,其法为: 藉由提供各个闸极电压至可各别地启开该PMOS装置 与该NMOS装置之该PMOS与该NMOS装置; 自该资料节点而将该有效接地电压节点解耦合,其 法为:藉由提供各个闸极电压至可自我反转偏压该 PMOS装置与该NMOS装置之该PMOS装置与该NMOS装置; 其中当耦合该有效接地电压节点至该资料节点之 步骤中提供至该PMOS装置该闸极之一电压系低于当 将该有效接地电压节点自该资料节点解耦合之步 骤中提供至该NMOS装置一闸极之一电压。 124.一种运作一积体电路之方法,积体电路包括一 第一PMOS装置与一第一NMOS装置;连接至该第一PMOS装 置之一第一源极/汲极(S/D)与连接至该NMOS之一第一 S/D之一资料节点;具有连接至一供应电压节点之一 S/D与具有连接至该第一PMOS装置一第二S/D之另一S/D 之一第二NMOS装置;具有连接至有效接地节点之一S/ D与具有连接至该第一NMOS装置一第二S/D之另一S/D 之一第二PMOS装置;该方法包括步骤: 将资料节点自逻辑低转移至逻辑高,其法为:藉由 提供各别闸极电压至可各别地启开该第一PMOS装置 与该第二NMOS装置该第一PMOS装置与至该第二NMOS装 置; 藉由提供其自我反转偏压该第一NMOS装置与该第二 PMOS装置之各个闸极电压至该第一NMOS装置与该第 二PMOS装置; 将资料节点自逻辑高转移至逻辑低,其法为:提供 其各别地启开该第一MOS装置与该第二PMOS装置而提 供各别闸极电压至该第一NMOS装置与该第二PMOS装 置; 提供其自我反转偏压该第一PMOS装置与该第二NMOS 装置; 其中当由低至高转移中提供至该第二NMOS装置闸极 之一电压系高于当由高至低转移中提供至该第一 NMOS一闸极之一电压;以及 其中当由高至低转移中提供至该第二PMOS装置闸极 之一电压系低于当由低至高转移中提供至该第一 PMOS一闸极之一电压。 125.一种运作一积体电路之方法,积体电路包括一 第一PMOS装置与一第一NMOS装置;连接至该第一PMOS装 置之一第一源极/汲极(S/D)与连接至该NMOS之一第一 S/D之一资料节点;具有连接至一供应电压节点之一 S/D与具有连接至该第一PMOS装置一第二S/D之另一S/D 之一第二NMOS装置;具有连接至有效接地节点之一S/ D与具有连接至该第一NMOS装置一第二S/D之另一S/D 之一第二PMOS装置;该方法包括步骤: 藉由自我反转偏压该第一NMOS与第二PMOS装置以及 启开该第一PMOS装置与第二NMOS装置而于该资料节 点上产生一高逻辑状态;以及 藉由自我反转偏压该第一PMOS与第二NMOS装置以及 启开该第一NMOS与第二PMOS装置而于该资料节点上 产生一低逻辑状态; 其中当资料节点系于一高逻辑状态时施加至该第 二NMOS装置之一闸极之一电压系高于当资料节点系 于一低逻辑状态时施加至该第一NMOS装置一闸极之 一电压;以及 当资料节点系于一低逻辑状态时施加至该第二PMOS 装置一闸极之一电压系低于当资料节点系于一高 逻辑状态时施加至该第一PMOS装置一闸极之一电压 。 126.一种运作一积体电路之方法,积体电路包括: 其包括一第一PMOS装置与一第一NMOS装置之一电路; 操作以于一第一状态与一第二状态之间切换之多 状态电路,第一状态时该第一PMOS装置系启开且该 第一NMOS装置系关闭以及第二状态时该第一PMOS装 置系关闭且该第一NMOS装置系启开; 一第二NMOS装置,以一汲极连接至一供应电压端末 且以一源极连接至该第一PMOS装置之一源极;以及 一第二PMOS装置,以一汲极连接至一有效接地端末 且以一源极连接至该NMOS装置之一源极;该方法包 括步骤: 藉由轮流地于一自我反转偏压情况提供可关闭该 第一NMOS装置与该第二NMOS装置及提供可开启该第 一PMOS装置与该第二PMOS装置之闸极电压而切换该 电路至该第一状态; 于一自我反转偏压情况当提供其开启该第一NMOS装 置与该第二PMOS装置时提供其关闭该第一PMOS装置 与该第二NMOS装置之闸极电压而切换该电路至该第 二状态; 其中于该第一状态提供至该第二NMOS装置一闸极之 一电压系高于于该第二状态提供至该第一NMOS装置 一闸极之一电压;以及 其中于该第二状态提供至该第二PMOS装置一闸极之 一电压系低于于该第一状态提供至该第一PMOS装置 一闸极之一电压。 127.一种积体电路储存单元,包括: 一写入字元线(WWL); 一位元线(BL); 一位元线(BL); 一读取字元线(RWL); 一闩锁电路包括, 一第一反相器,包括一第一PMOS电晶体与一第一NMOS 电晶体,具有含有第一PMOS与NMOS电晶体互连源极/汲 极(S/D)之一第一资料节点; 一第二反相器,包括一第二PMOS电晶体与一第二NMOS 电晶体,具有含有第二PMOS与NMOS电晶体互连源极/汲 极(S/D)之一第二资料节点; 其中该第一PMOS与第一NMOS电晶体之闸极被耦合至 第二资料节点; 其中该第二PMOS与第二NMOS电晶体之闸极被耦合至 第一资料节点; 一第一存取电晶体,包括耦合于第一资料节点与耦 合于第二PMOS电晶体闸极以及耦合于第二NMOS电晶 体闸极之一第一S/D,且包括耦合于位元线之一第二 S/D以及包括耦合于写入字元线之一闸极; 一第二存取电晶体,包括耦合于第二资料节点与耦 合于第一PMOS电晶体闸极及第一NMOS电晶体闸极之 一第一S/D,以及包括耦合于位元线之一第二S/D及包 括耦合于写入字元线(WWL)之一闸极; 一第一输出切换器,包括: 一第一输出电晶体; 一第二输出电晶体;以及 一放电路径; 其中该第一输出电晶体具有耦合于该放电路径之 一第一S/D以及具有耦合于该第二输出电晶体一第 一S/D之一第二S/D且具有耦合于另外第一资料节点 或第二资料节点之一闸极;以及 其中该第二输出电晶体具有耦合于该位元线之一 第二源极/汲极以及具有耦合于该读取字元线(RWL) 之一闸极。 128.一种积体电路,包括: 一闩锁电路包括, 一第一反相器,包括一第一PMOS电晶体与一第一NMOS 电晶体,具有含有第一PMOS与NMOS电晶体互连源极/汲 极(S/D)之一第一资料节点; 一第二反相器,包括一第二PMOS电晶体与一第二NMOS 电晶体,具有含有第二PMOS与NMOS电晶体互连源极/汲 极(S/D)之一第二资料节点; 其中该第一PMOS与第一NMOS电晶体之闸极被耦合至 第二资料节点; 其中该第二PMOS与第二NMOS电晶体之闸极被耦合至 第一资料节点; 一位元线,其包括一第一资料存取节点; 一位元线,其包括一第二资料存取节点; 一输入切换器包括, 一第一存取装置,供资料自该第一资料存取节点至 该第一资料节点中通信;以及 第一读取装置,因应于一第一读取控制信号及于该 第一资料节点或该第二资料节点之一预定者之一 逻辑状态,而在如果该预定之资料节点系于一第一 电压位准时经由自该闩锁电路分离之一放电路径 而经由该位元线或该位元线之一来放电一预充电 电压,且如果该预定之资料节点系于一第二电压位 准时则不放电预充电电压。 129.如申请专利范围第128项之积体电路,包括第二 存取装置供资料自该第二资料存取节点至该第二 资料节点中通信。 130.如申请专利范围第128项之积体电路,尚包括: 第二读取装置,因应于该一第二读取控制信号及于 该第一资料节点或该第二资料节点之另一预定者 之一逻辑状态,而在如果预定之另者资料节点系于 一第一电压位准时便经由与该闩锁电路分离之一 放电路径而经由该位元线或该位元线之另一者放 电一预充电电压,且如果预定之另一者资料节点系 于一第二电压位准时则不经由该位元线或该位元 线之另一者放电预充电电压。 131.如申请专利范围第128项之积体电路,尚包括第 二存取装置供资料自该第二资料存取节点至该第 二资料节点中通信;以及 第二读取装置,因应于一第二读取控制信号及于该 第一资料节点或该第二资料节点之另一预定者之 一逻辑状态,而在如果预定之另者资料节点系于一 第一电压位准时便经由与该闩锁电路分离之一放 电路径而经由该位元线或该位元线之另一者放电 一预充电电压,且如果预定之另者资料节点系于一 第二电压位准时则不经由该位元线或该位元线之 另一者放电预充电电压。 132.如申请专利范围第128项之积体电路,其中该第 一PMOS电晶体与该第一NMOS电晶体系高临界电压电 晶体;以及 其中该第二PMOS电晶体与该第二NMOS电晶体系高临 界电压电晶体。 133.如申请专利范围第128项之积体电路,其中该第 一PMOS电晶体与该第一NMOS电晶体系高临界电压电 晶体; 其中该第二PMOS电晶体与该第二NMOS电晶体系高临 界电压电晶体;以及 其中该存取控制电晶体系一低临界电压电晶体。 134.如申请专利范围第128项之积体电路,尚包括: 一位元线,其包括第一资料存取节点与第二资料存 取节点。 135.如申请专利范围第128项之积体电路,尚包括: 一第一位元线,其包括第一资料存取节点;以及 一第二位元线,其包括第二资料存取节点。 136.如申请专利范围第135项之积体电路,包括仅耦 合至第一位元线或第二位元线其中一者之预充电 电路。 137.一种积体电路储存单元,包括: 一写入字元线(WWL); 一位元线(BL); 一位元线(BL); 一第一读取字元线(RWL1); 一闩锁电路包括, 一第一反相器,包括一第一PMOS电晶体与一第一NMOS 电晶体,具有含有第一PMOS与NMOS电晶体互连源极/汲 极(S/D)之一第一资料节点; 一第二反相器,包括一第二PMOS电晶体与一第二NMOS 电晶体,具有含有第二PMOS与NMOS电晶体互连源极/汲 极(S/D)之一第二资料节点; 其中该第一PMOS与第一NMOS电晶体之闸极被耦合至 第二资料节点; 其中该第二PMOS与第二NMOS电晶体之闸极被耦合至 第一资料节点; 一输入切换器包括, 第一存取装置,供资料自该该位元线(BL)至该第一 资料节点中通信;以及 第一读取装置,因应于该第一读取字元线(RWL1)上之 一第一读取控制信号与因应于该第一资料节点或 该第二资料节点之一预定者之一逻辑状态,而在如 果预定之资料节点系于一第一电压位准时便经由 未包括该闩锁电路任何电晶体之一放电路径而自 位元线(BL)或位元线(BL)预定一者放电一电压,且如 果预定之资料节点系于一第二电压位准时则不自 位元线(BL)或位元线(BL)之一预定者放电一电压。 138.如申请专利范围第137项之积体电路,尚包括: 第二存取装置,供资料自至位元线(BL)至第二资料 节点通信。 139.如申请专利范围第137项之积体电路,尚包括: 一第二读取字元线(RWL2);以及 第二读取装置,因应于第二读取字元线(RWL2)上之一 第二读取控制信号与因应于该第一资料节点或该 第二资料节点另一预定者之一逻辑状态,而在如果 该预定另者资料节点系于一第一电压位准时便经 由未包括该闩锁电路任何电晶体之一放电路径而 自位元线(BL)或位元线(BL)之另一预定者放电一电 压,且如果另者预定资料节点系于一第二电压位准 时则不自预定另者位元线(BL)或位元线(BL)而放电 一电压。 140.如申请专利范围第137项之积体电路,尚包括: 一第二读取字元线(RWL2); 第二存取装置,供资料自位元线(BL)至第二资料节 点通信;以及 第二读取装置,因应于第二读取字元线(RWL2)上之一 第二读取控制信号与因应于该第一资料节点或该 第二资料节点之另一预定者之一逻辑状态,而在如 果该预定另者资料节点系于一第一电压位准时便 经由未包括该闩锁电路任何电晶体之一放电路径 而自位元线(BL)或位元线(BL)之另一预定者放电一 电压,且如果另者预定资料节点系于一第二电压位 准时则不自另一预定者位元线(BL)或位元线(BL)而 放电一电压。 图式简单说明: 图1A为由一通称为SRAM单元类型所构成之已知的积 体电路资料储存单元的电路图。图1B-1D为位于典 型SRAM阵列结构中之图1A所示之已知单元的三个电 路图,其具有三个不同的预充电电路组态。 图2为两种不同临界电压(低Vt与高Vt)之MOS电晶体的 I-V特征曲线关系图。 图3为根据本发明第一具体实施例之积体电路资料 储存单元的电路图。 图4A-4D为本发明第三至第五具体实施例的电路图; 而图4E-4F则为根据本发明具体实施例供图4A-4D中之 单元类型使用的预充电电路组态示意图。 图5为根据本发明第六具体实施例之积体电路资料 储存单元的电路图。 图6为用以解释图5、7、11与12之电路作业情形的时 序图。 图7为根据本发明第七具体实施例之积体电路资料 储存单元的示意图。 图8A为可供本发明具体实施例之资料储存单元电 路使用的惯用的字元线驱动器电路的示意图。 图8B为于主动作业模式与待命作业模式期间被施 加于图8A之驱动器上的虚拟接地信号的示意图。 图9A为根据本发明其中一项观点之字元线驱动器 电路的电路图。 图9B为用以解释处于主动模式与待命模式中之图9A 的字元线驱动器电路之作业情形的信号关系图。 图10A为根据本发明其中一项观点之唯一偏压电路 部分字元线驱动器电路的替代具体实施例。 图10B为用以解释图10A的偏压电路之作业情形的信 号关系图。 图11为根据本发明第八具体实施例之积体电路资 料储存单元的示意图。 图12为根据本发明第九具体实施例之多重状态储 存电路的示意图。 图13为可供图12之具体实施例使用的多重位准感应 放大器的示意图。 |
