新型时钟动态切换电路

摘要

本实用新型涉及一种新型时钟动态切换电路，其电路的原理是：在时钟切换时刻，输出时钟一段时间保持为低，从而避免了窄脉冲的产生，保证电路的稳定性。该电路主要由三个寄存器及两个锁存器连接组成，先用同步电路对选择信号同步，再通过寄存器延迟的方法，产生延迟信号，通过选择适当的信号产生clk_out。本实用新型主要解决现有的时钟动态切换电路使用时，当switch_0在clk_1和clk_0之间跳变，可能会在clk_out形成一个很窄的负脉冲的技术问题，它适用于任意两个不同频率不同相位时钟之间的切换。

主权项

1、一种新型时钟动态切换电路，其特征是该电路中元器件的构成和连接关系是：①switch_0信号输入端分别连接到第一寄存器(11)的D端和第一与门(21)的输入端；②clk_0信号输入端分别连接到第一寄存器(11)、双寄存器同步电路(13)、第一锁存器(31)的clk端和第二与门(22)的输入端；其中，接入第一锁存器(31)的是clk_0信号的反向信号；③clk_1信号输入端分别连接到第二寄存器(12)、第二锁存器(32)的clk端和第三与门(23)的输入端；其中，接入第二锁存器(32)的是clk_1信号的反向信号；④该第一寄存器(11)的Q端分别连接到第二寄存器(12)、双寄存器同步电路(13)的D端和或非门(4)的输入端；该或非门(4)的另一输入端则与第二寄存器(12)的Q端，而其输出端则连接到第二锁存器(32)的D端；⑤第一与门(21)的另一输入端与双寄存器同步电路(13)的Q端连接，其输出端则连接到第一锁存器(31)的D端；⑥第二与门(22)的另一输入端与第一锁存器(31)的Q端连接，其输出端连接到一或门(5)输入端；⑦第三与门(23)的另一输入端与第二锁存器(32)的Q端连接，其输出端连接到或门(5)的另一输入端；⑧该或门(5)输出端是该时钟动态切换电路的输出端。