可缩放大规模二维卷积电路

摘要

本发明公开了一种可缩放大规模二维卷积电路，该电路包括一个基准图像素寄存器Y，一个实时图像素寄存器组X，由128个的阵列乘法器M₀，M₁，.....M₁₂₇组成的乘法器组，由128个寄存器p₀，p₁，....p₁₂₇组成的乘积寄存器组，由128个加法器A₀，A₁，......A₁₂₇构成的加法器组，由128个寄存器S₀，S₁，.....S₁₂₇组成的中间结果寄存器组，一个输出电路，用于计算结果的三态输出；一个用于产生时钟、读写、片选以及清除信号的控制电路。该电路在计算时，算法中运算量大、规则性强的计算由卷积电路完成，微处理器负责存储采集的图像数据，并运算其他并行性较差、无规则的计算，把微处理器的灵活性与硬件电路的高速性有机的结合起来，达到灵活、高适应性和高实时性的效果，能够大幅提高处理速度，又确保可靠性。

主权项

1.一种可缩放大规模二维卷积电路，其特征在于，该电路包括：一个基准图像素寄存器Y，数据宽度为8位；一个实时图像素寄存器组X，数据宽度为8位，由128个8位寄存器x0～x127构成移位寄存器，其寄存器x0的输出接至片外，以备级连时连接，X值以串行方式移入寄存器组；乘法器组，由128个的阵列乘法器M0，M1，.....M127组成，每一个乘法器Mi的两个输入，来自基准图像素寄存器Y和对应的实时图像素寄存器xi；乘积寄存器组，由128个寄存器p0，p1，....p127组成，数据宽度为16位，寄存器pi输入接相应乘法器Mi输出；加法器组，由128个加法器A0，A1，......A127构成，每个加法器Ai的两个输入来自相应的乘积寄存器pi和中间结果寄存器Si-1；中间结果寄存器组，由128个寄存器S0，S1，.....S127组成，数据宽度16～26位，每个中间结果寄存器Si用于暂存相应加法器Ai的和；一个输出电路，用于计算结果的三态输出，以便与CPU的总线相连；一个控制电路，用于产生时钟、读写、片选以及清除信号。