半导体积体电路装置

摘要

在本发明之半导体积体电路装置中，在多数外部端子中，在被施加比其他外部端子更高电压之第1外部端子(在图例中，为VCC、U、V、W)，作为与其邻接之其他外部端子，配设由电晶体Q1之一端执行对应于其导通／切断之控制脉冲信号之输出之第2外部端子(在图例中，为FG)，且在第2外部端子，设有过电压保护电路(R1、R2、Q2、AND)，其系在其端子电压达到特定临限值时，阻断其导通／切断控制信号，而使电晶体Q1一直处于切断状态者。藉此，不必设置冗长之外部端子，即可防止互相相邻之外部端子间之短路时之破坏。