摘要 |
Es wird vorgeschlagen, dass in einem Speichermodul (100a, 100b, 100c, 100d) ein Befehls- und Schreibdatensignal (CA, WD) empfangen wird und ein Lesedatensignal (RD) aus dem Speichermodul (100a, 100b, 100c, 100d) übertragen wird. Außerdem wird ein Eingangstaktsignal (CLK) in dem Speichermodul (100a, 100b, 100c, 100d) empfangen und mittels einer Taktgeneratoreinheit (150) des Speichermoduls (100a, 100b, 100c, 100d) regeneriert, um ein regeneriertes Eingangstaktsignal des Speichermoduls (100a, 100b, 100c, 100d) zu erzeugen. Das aus dem Speichermodul (100a, 100b, 100c, 100d) übertragene Lesedatensignal (RD) wird mit dem regenerierten Eingangstaktsignal des Speichermoduls (100a, 100b, 100c, 100d) synchronisiert. Zu diesem Zweck umfasst die Taktgeneratoreinheit (150) vorzugsweise eine Phasenregelschleife.
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