静电放电防护架构以及半导体晶片

摘要

本发明提供一种静电放电防护架构以及半导体晶片，所述静电放电防护架构，包括基底、埋藏层、第一高压阱区、第二高压阱区、第一场区、第一掺杂区以及第二掺杂区。埋藏层是设置于基底中。第一高压阱区是覆盖埋藏层。第二高压阱区，覆盖埋藏层，并且与第一高压阱区有实体接触，且第一高压阱区与第二高压阱区具有相反的导电型态。第一场区，从第一高压阱区的内部伸至第二高压阱区。第一掺杂区，设置于第一高压阱区中，并且与第一场区有实体接触。第二掺杂区，设置于第二高压阱区中，并且与第一场区有实体接触，其中第一掺杂区与第二掺杂区是分别与第二高压阱区具有相同导电型态的杂质执行高掺杂。本发明受到ESD压力时不会降级。

主权项

1.一种静电放电防护架构，其特征在于，所述静电放电防护架构包括：一基底；一埋藏层，设置于上述基底中；一第一高压阱区，覆盖上述埋藏层；一第二高压阱区，覆盖上述埋藏层，并且与上述第一高压阱区有实体接触，上述第一高压阱区与第二高压阱区具有相反的导电型态；一第一场区，从上述第一高压阱区的内部伸至上述第二高压阱区；一第一掺杂区，设置于上述第一高压阱区中，并且与上述第一场区有实体接触；以及一第二掺杂区，设置于上述第二高压阱区中，并且与上述第一场区有实体接触，其中上述第一掺杂区与第二掺杂区是分别与上述第二高压阱区具有相同导电型态的一杂质执行高掺杂。