| 主权项 |
1.一种应力通道电晶体,包含: 一应力通道区(strained channel region),叠覆于一基底 区之上,该基底区包含具有一第一晶格常数之一第 一半导体材料,而该应力通道区包含具有一第二晶 格常数之一第二半导体材料; 一源极和一汲极,紧邻该应力通道区的相对两侧, 而该源极和汲极中,至少一比例的区域包含该第一 半导体材料; 一闸极介电层,叠覆于该应力通道区之上;以及 一闸电极,叠覆于该闸极介电层之上。 2.如申请专利范围第1项所述之应力通道电晶体,其 中该第一晶格常数大于该第二晶格常数。 3.如申请专利范围第2项所述之应力通道电晶体,其 中该第一半导体材料包含矽锗合金,该第二半导体 材料包含矽。 4.如申请专利范围第1项所述之应力通道电晶体,其 中该第一半导体材料的锗合金莫耳分率介于0.1到0 .9之间。 5.如申请专利范围第2项所述之应力通道电晶体,其 中该第一半导体材料包含矽,该第二半导体材料包 含矽和碳。 6.如申请专利范围第1项所述之应力通道电晶体,其 中该第一晶格常数小于该第二晶格常数。 7.如申请专利范围第6项所述之应力通道电晶体,其 中该第一半导体材料包含矽和碳,该第二半导体材 料包含矽。 8.如申请专利范围第6项所述之应力通道电晶体,其 中该第一半导体材料包含矽,该第二半导体材料包 含矽锗合金。 9.如申请专利范围第1项所述之应力通道电晶体,其 中该应力通道区的厚度介于10到1000埃之间。 10.如申请专利范围第1项所述之应力通道电晶体, 更进一步包含复数隔离层,相邻于该闸电极,该隔 离层具有一隔离层宽度,该闸电极具有一闸电极长 度,该应力通道区的长度大于该闸电极长度,小于 等于该闸电极长度和两倍隔离层宽度的总和。 11.如申请专利范围第1项所述之应力通道电晶体, 其中该应力通道区的一部份在源极到汲极方向受 到伸拉应力(tensile train)。 12.如申请专利范围第11项所述之应力通道电晶体, 其中该伸拉应力的量级介于0.1%到2%之间。 13.如申请专利范围第1项所述之应力通道电晶体, 其中该应力通道区在源极到汲极方向受到压缩应 力。 14.如申请专利范围第13项所述之应力通道电晶体, 其中该压缩应力的量级介于0.1%到2%之间。 15.如申请专利范围第1项所述之应力通道电晶体, 其中该闸极介电层的相对电容率大于5。 16.如申请专利范围第1项所述之应力通道电晶体, 其中该闸极介电层的厚度介于3到100埃之间。 17.如申请专利范围第1项所述之应力通道电晶体, 其中该应力通道区的长度介于50到5000埃之间。 18.如申请专利范围第1项所述之应力通道电晶体, 其中该源极和汲极被一导电材料绑束。 19.如申请专利范围第18项所述之应力通道电晶体, 其中该导电材料系为金属,金属矽化物,金属氮化 物,渗杂多晶矽,渗杂多晶矽锗合金,之其中之一或 其中复数之组合。 20.一种应力通道电晶体,包含: 一应力通道区(strained channel region),叠覆于一基底 区之上,该基底区包含具有一第一晶格常数之一第 一半导体材料,而该应力通道区包含具有一第二晶 格常数之一第二半导体材料; 一源极和一汲极,紧邻该应力通道区的相对两侧, 而该源极和汲极的顶部包含具有一第三晶格常数 之一第三半导体材料; 一闸极介电层,叠覆于该应力通道区之上;以及 一闸电极,叠覆于该闸极介电层之上。 21.如申请专利范围第20项所述之应力通道电晶体, 其中该第一晶格常数大于该第二晶格常数,该第三 晶格常数大于该第二晶格常数。 22.如申请专利范围第21项所述之应力通道电晶体, 其中该第一和第三半导体材料包含矽锗合金,该第 二半导体材料包含矽。 23.如申请专利范围第21项所述之应力通道电晶体, 其中该第一和第三半导体材料包含矽,该第二半导 体材料包含矽和碳。 24.如申请专利范围第20项所述之应力通道电晶体, 其中该第一晶格常数小于该第二晶格常数,该第三 晶格常数小于该第二晶格常数。 25.如申请专利范围第24项所述之应力通道电晶体, 其中该第一和第三半导体材料包含矽和碳,该第二 半导体材料包含矽。 26.如申请专利范围第24项所述之应力通道电晶体, 其中该第一和第三半导体材料包含矽,该第二半导 体材料包含矽锗合金。 27.如申请专利范围第20项所述之应力通道电晶体, 其中该应力通道区的厚度介于10到1000埃之间。 28.如申请专利范围第20项所述之应力通道电晶体, 其中该第一半导体材料和第三半导体材料系为相 同材料。 29.如申请专利范围第20项所述之应力通道电晶体, 其中该应力通道区在源极到汲极方向受到伸拉应 力(tensile train)。 30.如申请专利范围第29项所述之应力通道电晶体, 其中该伸拉应力的量级介于0.1%到2%之间。 31.如申请专利范围第20项所述之应力通道电晶体, 其中该应力通道区在源极到汲极方向受到压缩应 力。 32.如申请专利范围第31项所述之应力通道电晶体, 其中该压缩应力的量级介于0.1%到2%之间。 33.如申请专利范围第20项所述之应力通道电晶体, 其中该闸极介电层的相对电容率大于5。 34.如申请专利范围第20项所述之应力通道电晶体, 其中该闸极介电层的厚度介于3到100埃之间。 35.如申请专利范围第20项所述之应力通道电晶体, 其中该源极和汲极被一导电材料绑束。 36.如申请专利范围第35项所述之应力通道电晶体, 其中该导电材料系为金属,金属矽化物,金属氮化 物,渗杂多晶矽,渗杂多晶矽锗合金,之其中之一或 其中复数之组合。 37.一种制造应力通道电晶体的方法,包含: 在一基底上产生一应力通道,该基底包含具有一第 一晶格常数的一第一半导体材料,该应力区包含具 有一第二晶格常数的一第二半导体材料; 在该应力区的一部位上产生一闸极堆叠; 在该应力区上未被该闸极堆叠覆盖的部位上产生 一凹槽; 在该凹槽上生成一第三半导体材料,该第三半导体 材料具有一第三晶格常数;以及 在该闸极堆叠的两侧生成一源极区和一汲极区。 38.如申请专利范围第37项所述之制造应力通道电 晶体的方法,更进一步包含在该第三半导体材料和 该闸极堆叠上的一闸电极表面上,生成一矽化物层 。 39.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该第一晶格常数大于该第二晶格 常数,该第三晶格常数大于该第二晶格常数。 40.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该第一和第三半导体材料包含矽 和锗,该第二半导体材料包含矽。 41.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该第一和第三半导体材料包含矽 ,该第二半导体材料包含矽和碳。 42.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该第一晶格常数小于该第二晶格 常数,而该第三晶格常数小于该第二晶格常数。 43.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该第一和第三半导体材料包含矽 和碳,该第二半导体材料包含矽。 44.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该第一和第三半导体材料包含矽 ,该第二半导体材料包含矽和锗。 45.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该闸极堆叠包含一闸电极叠覆于 一闸介电层上。 46.如申请专利范围第45项所述之制造应力通道电 晶体的方法,其中该闸极堆叠的闸电极两侧更进一 步包含隔离层,该隔离层包含一介电极料。 47.如申请专利范围第45项所述之制造应力通道电 晶体的方法,其中该闸介电层的相对电容率大于5 。 48.如申请专利范围第45项所述之制造应力通道电 晶体的方法,其中该闸介电层的厚度介于3到100埃 之间。 49.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该应力区的厚度在10到1000埃之间 。 50.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该凹槽的深度在50到1000埃之间。 51.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该第二半导体材料包含一外延生 长材料。 52.如申请专利范围第51项所述之制造应力通道电 晶体的方法,其中该第二半导体材料系由化学气相 沉积、超高真空化学气相沉积或分子束磊晶制程 所生成。 53.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该第三半导体材料与第一半导体 材料系为相同材料。 54.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该第三半导体材料包含立即掺杂 杂质。 55.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该第三半导体材料包含非掺杂材 料。 56.如申请专利范围第37项所述之制造应力通道电 晶体的方法,其中该源极和汲极系由离子布植制程 或电浆浸置离子布植制程所产生。 57.如申请专利范围第37项所述之制造应力通道电 晶体的方法,更进一步包含在该源极和汲极上生成 一导电材料。 58.如申请专利范围第57项所述之制造应力通道电 晶体的方法,其中该导电材料系为金属,金属矽化 物或一金属氮化物。 59.如申请专利范围第37项所述之制造应力通道电 晶体的方法,更进一步包含在该凹槽中生成一掺杂 区。 图式简单说明: 第1a到1c图系为习知应力电晶体; 第2图系为习知具有过度层的应力通道电晶体; 第3a和3b图系为双轴应力施加于一矽层的基底; 第4a和4b图系为在通道两侧具有压力源的电晶体; 第5a和5b图系为本发明的实施例之一; 第6图系为本发明的另一实施例; 第7图系为本发明的另一实施例; 第8a到8f图系为本发明的电晶体制造方法之一实施 例; 第9a到9c图系为本发明的电晶体制造方法之另一实 施例;以及 第10a到10d图系为本发明的电晶体制造方法之另一 实施例。 |
