| 主权项 |
1.一种非挥发性记忆体封装,包含: 一非挥发性记忆体阵列,其包含复数个电气串联连 接之电晶体,各该电晶体具有一输入端子与一输出 端子,以使该些电晶体之其中一个之该输出端子系 连接至在一下游方向之下一个电晶体之该输入端 子; 一读取电压源,用以提供一电压至该些电晶体之一 被选择之电晶体之该输入端子,用以在该被选择之 电晶体之该输入端子与该输出端子之间感应生成 一单元电流; 一位元感测器,用以接收来自该被选择之电晶体之 该输出端子之一读取电流并评估该读取电流;以及 一屏蔽电压施加器,其适合于施加一电压至该些电 晶体之一下游电晶体之该输入端子或该输出端子, 该下游电晶体系位于该被选择之电晶体之该下游 方向。 2.如申请专利范围第1项所述之非挥发性记忆体封 装,其中该屏蔽电压施加器包含一屏蔽电压源,其 适合于连接一预先选定之电压至该下游电晶体之 该输入端子或该输出端子。 3.如申请专利范围第1项所述之非挥发性记忆体封 装,其中该屏蔽电压施加器包含一屏蔽电流源,其 适合于提供一预先选定之电流至该下游电晶体之 该输入端子或该输出端子。 4.如申请专利范围第3项所述之非挥发性记忆体封 装,其中该屏蔽电流源系为一第一参考电流源,其 适合于提供一第一电流至作为一第一下游电晶体 之该下游电晶体之该输入端子或该输出端子,且更 包含一第二参考电流源,其适合于提供一第二电流 至位于该第一下游电晶体下游之一第二下游电晶 体之该输入端子或该输出端子。 5.如申请专利范围第1项所述之非挥发性记忆体封 装,其中该屏蔽电压施加器系适合于施加从大约0.1 to大约0.5伏特之电压。 6.如申请专利范围第1项所述之非挥发性记忆体封 装,其中该位元感测器系适合于在一预先选定之时 间周期,将来自该被选择之电晶体之该输出端子之 该读取电流执行电流至电压转换成为一感测电压, 且该屏蔽电压施加器系适合于在该预先选定之时 间周期,施加被选择成该感测电压之一平均値之从 大约90%至大约110%的大小之电压。 7.如申请专利范围第1项所述之非挥发性记忆体封 装,其中该非挥发性记忆体阵列包含一虚接地阵列 。 8.如申请专利范围第1项所述之非挥发性记忆体封 装,其中该非挥发性记忆体封装系形成为一薄的小 轮廓封装(TSOP)或晶片级封装(CSP)。 9.如申请专利范围第1项所述之非挥发性记忆体封 装,其中该些电晶体包含n通道金氧半导体场效电 晶体(NMOS FET),该输入端子系为该NMOS FET之一汲极, 且该输出端子系为该NMOS FET之一源极。 10.如申请专利范围第1项所述之非挥发性记忆体封 装,其中该些电晶体包含快闪记忆体单元。 11.一种从一非挥发性记忆体阵列读取被储存之资 料之方法,该非挥发性记忆体阵列包含电气串联连 接之复数个电晶体,各该电晶体具有一输入端子与 一输出端子,以使该些电晶体之其中一个之该输出 端子连接至位于一下游方向之一下一个电晶体之 该输入端子,该方法包含以下步骤: (a)提供一读取电压至该些电晶体中之一被选择之 电晶体之该输入端子,以在该被选择之电晶体之该 输入端子与该输出端子之间感应生成一单元电流; (b)接收并评估来自该被选择之电晶体之该输出端 子之一读取电流;及 (c)施加一电压至该些电晶体中之一下游电晶体之 该输入端子或该输出端子,该下游电晶体系位于该 被选择之电晶体之该下游方向。 12.如申请专利范围第11项所述之方法,其中该(c)步 骤包含:产生一实质上定电压并提供该实质上定电 压至该下游电晶体之该输入端子或该输出端子。 13.如申请专利范围第11项所述之方法,其中该步骤( c)包含:产生一电流并提供该电流至该下游电晶体 之该输入端子或该输出端子。 14.如申请专利范围第11项所述之方法,其中该步骤( c)包含:产生一第一电流与一第二电流,提供该第一 电流至作为一第一下游电晶体之该下游电晶体之 该输入端子或该输出端子,并提供该第二电流至位 于该第一下游电晶体下游之一第二下游电晶体之 该输入端子或该输出端子。 15.如申请专利范围第11项所述之方法,其中该步骤( c)包含:施加从大约0.1 to大约0.5伏特之电压。 16.如申请专利范围第11项所述之方法,其中该步骤( a)包含:提供从大约0.8 to大约2.5伏特之电压。 17.如申请专利范围第11项所述之方法,其中该步骤( b)包含:在一预先选定之时间周期,将来自该被选择 之电晶体之该输出端子之该读取电流执行电流至 电压转换成为一感测电压,且该步骤(c)包含:在该 预先选定之时间周期,施加被选择成该感测电压之 一平均値之从大约90%至大约110%的大小之电压。 18.如申请专利范围第11项所述之方法,其中该非挥 发性记忆体阵列包含一虚接地阵列。 19.如申请专利范围第11项所述之方法,其中该些电 晶体包含n通道金氧半导体场效电晶体(NMOS FET),且 该步骤(a)包含提供该输入电压至该被选择之电晶 体之汲极,且该步骤(b)包含评估来自该被选择之电 晶体之源极之一电流。 20.如申请专利范围第11项所述之方法,其中该些电 晶体包含快闪记忆体单元。 图式简单说明: 第1图系为具有具体形成为一虚接地阵列之一非挥 发性记忆体阵列之习知之非挥发性记忆体封装之 示意图; 第2图系为具有具体形成为连接至一屏蔽电压施加 器之一虚接地阵列之一非挥发性记忆体阵列之一 非挥发性记忆体封装之示意图; 第3图系为在第2图之非挥发性记忆体阵列中之其 中一个电晶体之示意图; 第4图系为第2图之非挥发性记忆体封装之一扩张 区段之示意图,其更详细地显示一位元感测器之一 实施例; 第5图系为显示与时间呈函数关系之一比较器临限 电压与等于一低比较器临限电压与一高比较器临 限电压之电晶体之感测电压的连线图; 第6a图系为显示与有效临限电压(VT)呈函数关系之 第2图之电晶体之群组(P)分布之连线图; 第6b图系为显示第6a图之群组分布与对应的变换之 群组分布之图; 第7图系为显示与有效临限电压(VT)呈函数关系之 复数个二阶电晶体之群组(P)分布之连线图,与由从 被选择之电晶体至邻近的电晶体之漏电流所导致 的变换之群组分布之连线图; 第8图系为具有一非挥发性记忆体阵列之一非挥发 性记忆体封装,此非挥发性记忆体阵列具体形成为 连接至一屏蔽电压施加器之一虚接地阵列,此屏蔽 电压施加器包含一实施例之一屏蔽电流源; 第9图系为具有一非挥发性记忆体阵列之一非挥发 性记忆体封装,此非挥发性记忆体阵列系具体形成 为连接至一屏蔽电压施加器之一虚接地阵列,此屏 蔽电压施加器包含另一实施例之一屏蔽电流源; 第10a图系为显示与在一预先选定之时间周期内之 时间呈函数关系之在被一单元电流与一下游电晶 体之一屏蔽电压充电之一电容器上之一增加电压 之叠置之连线图,此单元电流系经由一被选择之电 晶体和一个在下游电晶体的一个屏蔽电压被感应 生成;及 第10b图系为显示与在第10a图之预先选定之时间周 期内之时间呈函数关系之经由一下游电晶体之一 漏电流IL之连线图。 |
