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Die vorliegende Erfindung schafft ein Herstellungsverfahren für eine Speicherzellenanordnung mit Foldet-Bitline-Anordnung und eine entsprechende Speicherzellenanordnung. Das Verfahren weist folgende Schritte auf: Bilden einer Mehrzahl von aktiven Bereichen (AA1-AA3) entlang einer ersten Richtung (I) in einem Halbleitersubstrat (1), welche von Isolationsgräben (10a-d) allseitig umgeben sind; Bilden einer Mehrzahl von parallelen vergrabenen Wortleitungen (WL1-WL4) entlang einer zweiten Richtung (x) in dem Halbleitersubstrat (1), welche durch die aktiven Bereiche (AA1-AA3) verlaufen, wobei jeweils zwei voneinander und von den Isolationsgräben (10a-d) beabstandete vergrabene Wortleitungen (WL3, WL4) durch einen jeweiligen aktiven Bereich (AA1-AA3) verlaufen und wobei die vergrabenen Wortleitungen (WL1-WL4) durch eine Gatedielektrikumsschicht (30) von einem Kanalbereich (K) im Halbleitersubstrat (1) isoliert sind; Bilden eines jeweiligen Sourcebereichs (S) zwischen den zwei Wortleitungen (WL3, WL4) und eines ersten und zweiten Drainbereichs (D1, D2) zwischen jeweils einer der zwei Wortleitungen (WL3, WL4) und einem angrenzenden Isolationsgraben (10a, 10b) in jedem aktiven Gebiet (AA1-AA3); Bilden einer Mehrzahl von parallelen Bitleitungen (BL1-BL4) mit Folded-Bitline-Anordnung entlang einer dritten Richtung (y) an der Oberfläche des Halbleitersubstrats (1), welche senkrecht zur zweiten Richtung (x) verläuft, wobei jeweils eine Bitleitung (BL1) durch einen zugehörigen aktiven ...
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