| 主权项 |
1.一种非挥发性半导体记忆装置,其特征为: 具有记忆格,前述记忆格具有: 矽基板上之第1导电型井; 形成于前述第1导电型井中之至少成对之第1及第2 之第2导电型半导体区域; 至少以覆盖前述第1及第2之第2导电型半导体区域 之间的方式形成于前述矽基板上之第1闸极绝缘膜 ; 形成于前述第1闸极绝缘膜之上部之第1闸极; 以覆盖前述第1闸极之方式形成之第2绝缘膜; 形成于前述第2绝缘膜之上部之第2闸极; 隔着第3绝缘膜和前述第1闸极并置于矽基板之上 部,且和前述第2闸极间至少隔着前述第2绝缘膜及 第4绝缘膜之积层部之第3闸极;以及 位于和前述第1闸极及前述第3闸极之并置方向互 相交叉之方向上之前述第1闸极、及邻接并置之第 2闸极间的第5绝缘膜;且 前述第1闸极之表面隔着前述第2绝缘膜和前述第2 闸极相接之表面形状,从前述矽基板之垂直剖面观 看时,前述第1闸极朝前述第3闸极之方向的剖面为 凹状,且前述第1闸极朝前述第5绝缘膜之方向的剖 面亦为凹状。 2.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 前述第4绝缘膜及前述第5绝缘膜系以不同之绝缘 膜材料形成。 3.如申请专利范围第2项之非挥发性半导体记忆装 置,其中 第4绝缘膜系以矽氮化膜形成,且第5绝缘膜系以矽 氧化膜形成。 4.如申请专利范围第2项之非挥发性半导体记忆装 置,其中 第4绝缘膜系以矽氧化膜形成,且第5绝缘膜系以矽 氮化膜形成。 5.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 前述第1闸极之标高低于前述第4绝缘膜之标高及 前述第5绝缘膜之标高之至少一方。 6.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 前述第2闸极之标高高于前述第4绝缘膜之标高,且 等于前述第5绝缘膜之标高。 7.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 前述第2闸极之标高低于前述第5绝缘膜之标高,且 等于前述第4绝缘膜之标高。 8.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 前述第1、前述第2、及前述第3闸极之其中之一具 有抹除闸之功能。 9.一种非挥发性半导体记忆装置,其特征为: 具有记忆格,前述记忆格具有: 形成于矽基板上之第1导电型井; 形成于前述第1导电型井中之成对之第1及第2之第2 导电型半导体区域; 至少以覆盖前述第1及第2之第2导电型半导体区域 之间的方式形成于前述矽基板上之第1闸极绝缘膜 ; 形成于前述第1闸极绝缘膜之上部之第1闸极; 以覆盖前述第1闸极之方式形成之第2绝缘膜; 形成于前述第2绝缘膜之上部之第2闸极; 和前述第1闸极邻接之第3绝缘膜;以及 在和前述第1闸极及第3绝缘膜之邻接方向成交叉 之方向上,和该第1闸极邻接之第4绝缘膜;且 前述第1闸极之表面隔着前述第2绝缘膜和前述第2 闸极相接之表面形状,从前述矽基板之垂直剖面观 看时,前述第1闸极朝前述第3绝缘膜之方向的剖面 为凹状,且前述第1闸极朝前述第4绝缘膜之方向的 剖面为凹状。 10.如申请专利范围第9项之非挥发性半导体记忆装 置,其中 前述第3绝缘膜及前述第4绝缘膜系以不同绝缘膜 材料形成。 11.如申请专利范围第9项之非挥发性半导体记忆装 置,其中 前述第3绝缘膜系以矽氮化膜形成,且前述第4绝缘 膜系以矽氧化膜形成。 12.如申请专利范围第9项之非挥发性半导体记忆装 置,其中 前述第3绝缘膜系以矽氧化膜形成,且前述第4绝缘 膜系以矽氮化膜。 13.如申请专利范围第9项之非挥发性半导体记忆装 置,其中 前述第1闸极之标高低于前述第3绝缘膜之标高及 前述第4绝缘膜之标高之至少一方。 14.如申请专利范围第9项之非挥发性半导体记忆装 置,其中 前述第2闸极之标高高于前述第3绝缘膜之标高,且 等于前述第4绝缘膜之标高。 15.如申请专利范围第9项之非挥发性半导体记忆装 置,其中 前述第2闸极之标高高于前述第4绝缘膜之标高,且 等于前述第3绝缘膜之标高。 16.如申请专利范围第9项之非挥发性半导体记忆装 置,其中 前述第1闸极系浮闸,前述第2闸极则控制闸兼抹除 闸。 17.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 第1闸极及第2闸极间之层间绝缘膜系以高介电质 材料形成。 18.一种非挥发性半导体记忆装置制造方法,其特征 为具有: 在矽基板上形成第1导电型井之步骤; 前述第1导电型井中,形成当做源/汲极使用之第2导 电型半导体区域之步骤; 在前述矽基板上隔着第1闸极氧化膜形成第1闸极 之步骤; 形成和第1闸极间隔着覆盖第1闸极之第2绝缘膜的 第2闸极之步骤; 形成和第1闸极隔着第3绝缘膜、和第2闸极隔着第4 绝缘膜之第3闸极之步骤;以及 形成和第1闸极邻接之第5绝缘膜之步骤;且,第1闸 极之表面隔着第2绝缘膜和第2闸极相接之表面形 状,从前述矽基板之垂直剖面观看时,第1闸极朝第3 闸极之方向的剖面为凹状,且第1闸极朝第5绝缘膜 之方向的剖面亦为凹状。 19.如申请专利范围第18项之非挥发性半导体记忆 装置制造方法,其中 形成前述第3闸极及前述第4绝缘膜之积层构造后, 具有: 以由和前述第4绝缘膜不同材料所构成之前述第5 绝缘膜,填埋前述第3闸极及前述第4绝缘膜之步骤; 对前述第5绝缘膜进行加工,形成用以形成前述第1 闸极之空间之步骤; 形成前述第1闸极氧化膜之步骤; 形成前述第3绝缘膜之步骤; 以未完全填埋前述空间之方式堆积前述第1闸极材 料之步骤; 堆积前述第1闸极材料后,以抗蚀材料填埋残余空 间之步骤; 利用深蚀刻形成前述第1闸极并实施本身之整合, 且使其标高低于前述第4绝缘膜及前述第5绝缘膜 之至少一方之步骤; 堆积前述第2绝缘膜之步骤; 堆积前述第2闸极材料之步骤;以及 实施前述第2闸极之加工时,使前述第2绝缘膜覆盖 第1闸极之凹状表面的部份不会外露之步骤。 20.如申请专利范围第19项之非挥发性半导体记忆 装置制造方法,其中 对前述第5绝缘膜进行加工,在形成用以形成前述 第1闸极之空间之前,含有保留前述第5绝缘膜且使 前述第4绝缘膜外露之步骤。 21.如申请专利范围第18项之非挥发性半导体记忆 装置制造方法,其中 具有: 堆积前述第5绝缘膜并加工之步骤; 以填埋第5绝缘膜之空间之方式堆积前述第3闸极 材料之步骤; 利用深蚀刻使前述第3闸极之标高低于前述第5绝 缘膜之标高之步骤; 以前述第4绝缘膜填埋前述第3闸极及前述第5绝缘 膜之步骤; 保留前述第4绝缘膜且使前述第5绝缘膜外露之步 骤; 对前述第5绝缘膜进行加工,形成用以形成前述第1 绝缘膜之空间之步骤; 形成前述第1闸极氧化膜之步骤; 形成前述第3绝缘膜之步骤; 以未完全填埋上述空间之方式堆积前述第1闸极材 料之步骤; 堆积前述第1闸极材料后,以抗蚀材料填埋残余空 间之步骤; 利用深蚀刻形成第1闸极并实施本身之整合,且使 其标高低于前述第4绝缘膜及前述第5绝缘膜之至 少一方之步骤; 堆积前述第2绝缘膜之步骤; 堆积前述第2闸极材料之步骤;以及 实施前述第2闸极之加工时,使前述第2绝缘膜覆盖 第1闸极之凹状表面的部份不会外露之步骤。 22.如申请专利范围第18项之非挥发性半导体记忆 装置制造方法,其中 对前述第5绝缘膜进行加工,在形成用以形成第1闸 极之空间时, 具有: 进行加工,使围绕前述空间之部份的前述第4绝缘 膜之标高低于前述第5绝缘膜之标高之步骤; 形成前述第1闸极氧化膜之步骤; 形成前述第3绝缘膜之步骤; 以未完全填埋前述空间之方式堆积第1闸极材料之 步骤; 堆积前述第1闸极材料后,以抗蚀材料填埋残余空 间之步骤; 利用深蚀刻形成第1闸极并实施本身之整合,且使 其标高低于前述第5绝缘膜之步骤; 堆积前述第2绝缘膜之步骤; 堆积第2闸极材料之步骤;以及 利用前述第4绝缘膜及前述第5绝缘膜之标高差,以 深蚀刻或化学机械研磨法进行第2闸极本身之整合 加工之步骤。 23.一种非挥发性半导体记忆装置制造方法,系具有 :在矽基板上形成第1导电型井之步骤;形成前述第1 导电型井中当做源/汲极使用之第2导电型半导体 区域之步骤;在前述矽基板上隔着第1闸极氧化膜 形成第1闸极之步骤;隔着覆盖于第1闸极上之第2绝 缘膜形成第2闸极之步骤;以及形成和第1闸极邻接 之第3绝缘膜及第4绝缘膜之步骤;的非挥发性半导 体记忆装置之制造方法,其特征为: 第1闸极之表面隔着第2绝缘膜和第2闸极相接之表 面形状,从前述矽基板之垂直剖面观看时,第1闸极 朝第3绝缘膜之方向的剖面为凹状,且第1闸极朝第4 绝缘膜之方向的剖面为凹状。 24.如申请专利范围第23项之非挥发性半导体记忆 装置制造方法,其中 具有: 堆积前述第3绝缘膜之步骤; 对前述第3绝缘膜进行加工之步骤; 将经过加工之第3绝缘膜当做遮罩形成源极及汲极 扩散层之步骤; 以前述第4绝缘膜填埋前述第3绝缘膜之步骤; 保留第4绝缘膜且使第3绝缘膜外露之步骤; 进一步对前述第3绝缘膜进行加工,形成用以形成 第1闸极之空间之步骤; 形成第1闸极氧化膜之步骤; 以未完全填埋前述空间之方式堆积第1闸极材料之 步骤; 堆积前述第1闸极材料后,以抗蚀材料填埋残留空 间之步骤; 利用深蚀刻形成第1闸极并实施本身之整合,且使 其标高低于前述第3绝缘膜及前述第4绝缘膜之至 少一方之步骤; 堆积前述第2绝缘膜之步骤; 堆积第2闸极材料之步骤;以及 实施前述第2闸极之加工时,使前述第2绝缘膜覆盖 前述第1闸极之凹状表面的部份不会外露之步骤。 25.如申请专利范围第23项之非挥发性半导体记忆 装置制造方法,其中 对前述第3绝缘膜进行加工,在形成用以形成第1闸 极之空间时, 具有: 进行加工,使围绕前述空间之部份的前述第4绝缘 膜之标高低于前述第3绝缘膜之标高之步骤; 形成第1闸极氧化膜之步骤; 以未完全填埋前述空间之方式堆积第1闸极材料之 步骤; 堆积前述第1闸极材料后,以抗蚀材料填埋残留空 间之步骤; 利用深蚀刻形成第1闸极并实施本身之整合,且使 其标高低于前述第3绝缘膜之步骤; 堆积前述第2绝缘膜之步骤; 堆积第2闸极材料之步骤;以及 利用前述第3绝缘膜及前述第4绝缘膜之标高差,以 深蚀刻或化学机械研磨法进行第2闸极本身之整合 加工之步骤。 26.如申请专利范围第23项之非挥发性半导体记忆 装置制造方法,其中 具有: 堆积前述第3绝缘膜之步骤; 对前述第3绝缘膜进行加工之步骤; 以虚拟闸极材料填埋前述第3绝缘膜之步骤; 对虚拟闸极进行加工之步骤; 将前述虚拟闸极及前述第3绝缘膜当做遮罩形成源 极及汲极扩散层之步骤; 以第4绝缘膜填埋前述虚拟闸极及前述第3绝缘膜 之步骤; 保留前述第3绝缘膜及前述第4绝缘膜且使虚拟闸 极外露之步骤; 除去前述虚拟闸极之步骤; 形成第1闸极氧化膜之步骤; 以未完全填埋方式在除去前述虚拟闸极而形成之 空间堆积第1闸极材料之步骤; 堆积前述第1闸极材料后,以抗蚀材料填埋残留空 间之步骤; 利用深蚀刻形成第1闸极并实施本身之整合,且使 其标高低于前述第3绝缘膜及前述第4绝缘膜之至 少一方之步骤; 堆积第2绝缘膜之步骤; 堆积第2闸极材料之步骤;以及 实施第2闸极之加工时,使前述第2绝缘膜覆盖前述 第1闸极之凹状表面的部份不会外露之步骤。 27.如申请专利范围第26项之非挥发性半导体记忆 装置制造方法,其中 在除去虚拟闸极之阶段,具有: 使第3绝缘膜之标高低于第4绝缘膜之标高之步骤; 形成第1闸极氧化膜之步骤; 以未完全填埋除去虚拟闸极后形成之空间的方式 堆积第1闸极材料之步骤; 堆积第1闸极材料后,以抗蚀材料填埋残留空间之 步骤; 利用深蚀刻形成第1闸极并实施本身之整合,且使 其标高低于第4绝缘膜之步骤; 堆积第2绝缘膜之步骤; 堆积第2闸极材料之步骤;以及 利用第3绝缘膜及第4绝缘膜之标高差,以深蚀刻或 化学机械研磨法进行第2闸极本身之整合加工之步 骤。 28.如申请专利范围第18项之非挥发性半导体记忆 装置制造方法,其中 含有以五氧化钽等高介电质材料形成之薄膜当做 前述第1闸极及前述第2闸极间之层间绝缘膜使用 之步骤。 图式简单说明: 第1图系本专利发明之记忆格的等价电路图。 第2图系本专利发明实施形态1之非挥发性半导体 记忆装置实例的部份平面图。 第3图系本专利发明之记忆格的3个部位之剖面图 。 第4图系从本专利发明之记忆格读出资讯状态时之 等价电路图。 第5图系对本专利发明之记忆格写入资讯状态时之 等价电路图。 第6图系说明实施形态1之非挥发性半导体记忆装 置制造方法实例之剖面图。 第7图系说明实施形态1之非挥发性半导体记忆装 置制造方法实例之剖面图,系第6图之后的诸步骤 。 第8图系说明实施形态1之非挥发性半导体记忆装 置制造方法实例之剖面图,系第7图之后的诸步骤 。 第9图系说明实施形态1之非挥发性半导体记忆装 置制造方法实例之剖面图,系第8图之后的诸步骤 。 第10图系说明实施形态1之非挥发性半导体记忆装 置制造方法实例之剖面图,系第9图之后的诸步骤 。 第11图系说明实施形态1之非挥发性半导体记忆装 置制造方法实例之剖面图,系第10图之后的诸步骤 。 第12图系说明实施形态1之非挥发性半导体记忆装 置制造方法实例之剖面图,系第11图之后的诸步骤 。 第13图系说明实施形态1之非挥发性半导体记忆装 置制造方法实例之剖面图,系第12图之后的诸步骤 。 第14图系实施形态1之已完成之非挥发性半导体记 忆装置实例之剖面图。 第15图系第7图(c)阶段之基体表面的平面图。 第16图系第7图(c)阶段之形成抗蚀遮罩状态之基体 表面的平面图。 第17图系代表围绕记忆格之浮闸之空间的基体表 面之平面图。 第18图系第17图之线18-18之剖面图。 第19图系记忆格之设计字线宽度及耦合比之关系 例图。 第20图系本专利发明实施形态2之非挥发性半导体 记忆装置实例的部份平面图。 第21图系说明实施形态1之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第22图系说明实施形态2之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第21图之后 的诸步骤。 第23图系说明实施形态2之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第22图之后 的诸步骤。 第24图系说明实施形态2之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第23图之后 的诸步骤。 第25图系说明实施形态2之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第24图之后 的诸步骤。 第26图系说明实施形态3之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第27图系说明实施形态3之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第26图之后 的诸步骤。 第28图系说明实施形态3之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第27图之后 的诸步骤。 第29图系说明实施形态3之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第28图之后 的诸步骤。 第30图系说明实施形态3之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第29图之后 的诸步骤。 第31图系说明实施形态6之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第32图系说明实施形态6之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第31图之后 的诸步骤。 第33图系说明实施形态6之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第32图之后 的诸步骤。 第34图系说明实施形态6之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第33图之后 的诸步骤。 第35图系说明实施形态6之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第34图之后 的诸步骤。 第36图系说明实施形态6之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第35图之后 的诸步骤。 第37图系说明实施形态6之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第36图之后 的诸步骤。 第38图系说明实施形态6之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第37图之后 的诸步骤。 第39图系说明实施形态6之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图,系第38图之后 的诸步骤。 第40图系NAND型快闪记忆体之电路构成例的读出时 之状态图。 第41图系NAND型快闪记忆体之电路构成例的写入时 之状态图。 第42图系依制造步骤顺序说明实施形态7之非挥发 性半导体记忆装置制造方法实例的剖面图。 第43图系依制造步骤顺序说明实施形态7之非挥发 性半导体记忆装置制造方法实例的剖面图。 第44图系说明实施形态7之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第45图系说明实施形态7之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第46图系说明实施形态7之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第47图系说明实施形态7之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第48图系说明实施形态7之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第49图系说明实施形态7之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第50图系说明实施形态7之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第51图系说明实施形态7之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第52图系制造步骤途中之基体表面的平面图。 第53图系形成抗蚀遮罩之状态的基体表面之平面 图。 第54图系NOR型快闪记忆体实例之电路图。 第55图系实施形态8之制造步骤中之矽基板的平面 图。 第56图系实施形态8之制造步骤中之矽基板的平面 图。 第57图系实施形态8之制造步骤中之矽基板的平面 图。 第58图系依制造步骤顺序说明实施形态8之非挥发 性半导体记忆装置制造方法实例的剖面图。 第59图系依制造步骤顺序说明实施形态8之非挥发 性半导体记忆装置制造方法实例的剖面图。 第60图系说明实施形态8之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第61图系说明实施形态8之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第62图系说明实施形态8之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第63图系说明实施形态8之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第64图系说明实施形态8之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第65图系说明实施形态8之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 第66图系说明实施形态8之非挥发性半导体记忆装 置制造方法实例之诸方向的剖面图。 |
