| 主权项 |
1.一种磁阻元件,包含: 一第一磁层,垂直于薄膜平面磁化; 一第二磁层,此垂直于薄膜表面磁化,并具有一矫 顽力高于第一磁层之矫顽力; 一非磁层,插于第一及第二磁层之间;及 一第三磁层,此具有矫顽力高于第一磁层之矫顽力 ,并与第二磁层逆平行磁化。 2.如申请专利范围第1项所述之元件,其中,第二及 第三磁层之至少之一包含一铁磁层, 3.如申请专利范围第1项所述之元件,其中,至少第 一磁层,非磁层,第二磁层,及第三磁层依此顺序制 造。 4.如申请专利范围第3项所述之元件,其中,第二磁 层包含稀土铁族元素合金之一铁磁薄膜,其中,铁 族元素之次晶格磁化居优势,及第三磁层包含稀土 铁族元素合金之一铁磁薄膜,其中,稀土元件之次 晶格磁化居优势。 5.如申请专利范围第3项所述之元件,其中,第二磁 层包含一铁磁薄膜,含有一铁族元素作为主组成份 ,及第三磁层包含稀土铁族元素合金之一铁磁薄膜 ,其中,稀土元素之次晶格磁化居优势。 6.如申请专利范围第2项所述之元件,其中,铁磁层 基本上由选自Gd,Tb,及Dy所组之群中之至少一稀土 元素,及选自Fe及Co所组之群中之至少一材料所构 成。 7.如申请专利范围第3项所述之元件,其中,一绝缘 薄膜插于第二及第三磁层之间。 8.如申请专利范围第1项所述之元件,其中,具有自 旋极化性高于第一磁层之自旋极化性之一磁层插 于第一磁层及非磁层之间。 9.如申请专利范围第8项所述之元件,其中,第一磁 层包含稀土铁族元素合金之一铁磁薄膜,其中,铁 族元素之次晶格磁化居优势,及具有高自旋极化性 之磁层包含一铁磁薄膜,含有铁族元素作为主要组 成份。 10.如申请专利范围第1项所述之元件,其中,自第二 及第三磁层施加于第一磁层之合并磁场小于第一 磁层之矫顽力。 11.如申请专利范围第1项所述之元件,其中,非磁层 包含绝缘层。 12.如申请专利范围第1项所述之元件,其中,至少第 二磁层,非磁层,第一磁层,及第三磁层依所提之顺 序制造。 13.如申请专利范围第12项所述之元件,其中,一非磁 层插于该非磁层及第三磁层之间。 14.一种记忆元件,包含: 如申请专利范围第1项所述之磁阻元件;及 磁场产生装置,用以产生垂直于磁阻元件之薄膜表 面之一磁场, 其中,由使用该磁场产生装置,记录资讯于磁阻元 件上。 15.一种记忆装置(MRAM),包含: 一基体; 在基体上之多个记忆元件,如申请专利范围第14项 所述; 多个切换元件,各具有一端连接至记忆元件之对应 一个之一端;及 多条数元线,此等连接至记忆元件,并读出由磁场 产生装置所记录之资讯。 16.一种如申请专利范围第15项所述之记忆装置(MRAM )之记录/再生方法,包括步骤:固定该记忆元件之第 二及第三磁层之磁化,改变第一磁层之磁化方向, 以记录资讯,及读出依第一磁层之磁化方向而定之 电阻値,以再生该资讯。 17.一种磁阻元件,包含: 第一,第二,及第三磁层,垂直于薄膜平面磁化; 一第一非磁层,在第一及第二磁层之间;及 一第二非磁层,在第二及第三磁层之间, 其中,第一及第二磁层二者具有绝缘体或导体之性 质。 18.一种记忆元件,包含: 如申请专利范围第17项所述之磁阻元件;及 磁场产生装置,用以产生垂直于磁阻元件之薄膜表 面之一磁场, 其中,由使用磁场产生装置,记录资讯于磁阻元件 上。 19.一种记忆装置(MRAM),包含: 一基体; 如申请专利范围第17项所述之多个记忆元件,在基 体上; 多个切换元件,各具有一端连接至对应之一记忆元 件之一端;及 多条数元线,此等连接至记忆元件,并读出由磁场 产生装置所记录之资讯。 图式简单说明: 图1A及1B为断面图,显示第一实施例之磁阻元件之 例; 图2A及2B为断面图,显示第一实施例之磁阻元件之 另一例; 图3A及3B为断面图,显示第二实施例之磁阻元件之 例; 图4为曲线图,显示稀土铁族合金中之组成及饱和 磁化间之关系; 图5A及5B为断面图,显示第三实施例之磁阻元件之 例; 图6A及6B为断面图,显示图5A及5B所示之磁阻元件之 磁化朝向; 图7A及7B为断面图,显示第四实施例之磁阻元件之 例; 图8A及8B为断面图,显示第五实施例之磁阻元件之 例; 图9A及9B为断面图,显示图8A及8B所示磁阻元件中之 整个磁层11及12之磁化; 图10A及10B为断面图,显示第五实施例之磁阻元件之 另一例; 图11A及11B为断面图,显示图10A及10B所示磁阻元件中 之整个磁层11及12之磁化; 图12显示使用垂直磁化薄膜之本发明之第七实施 例之磁阻元件中之漏磁场之施加状态; 图13显示普通磁阻元件中之漏磁场之施加状态; 图14为曲线图,显示本发明之磁阻元件之一实施例 中之漏磁场之分布; 图15为曲线图,显示本发明之磁阻元件之实施例中 之漏磁场之分布; 图16为曲线图,显示本发明之磁阻元件之实施例中 之漏磁场之分布; 图17为曲线图,显示普通磁阻元件之漏磁场之分布; 图18为曲线图,显示普通磁阻元件之漏磁场之分布; 图19A及19B为断面图,显示第八实施例之记忆胞之基 本结构; 图20A及20B为断面图,显示普通磁阻元件之结构; 图21A,21B,及21C为曲线图,显示在平方度为之MH曲线 中之偏置磁场; 图22A及22B为曲线图,显示在平方度非为之MH曲线中 之偏置磁场; 图23为曲线图,显示当具有平方度为之偏置磁场大 时之NH曲线; 图24A及24B为断面图,显示第六实施例之磁阻元件之 另一例; 图25A及25B为断面图,显示图24A及24B所示磁阻元件中 之整个磁层11及12之磁化; 图26A及26B为概要断面图,显示第九实施例之磁阻元 件之结构; 图27为概要断面图,显示磁阻薄膜之薄膜结构,其中 ,一高自旋极化层插于一磁层113及一非磁介质薄膜 115之间; 图28为概要断面图,显示磁阻薄膜之另一薄膜结构, 其中,一高自旋极化层插于一磁层112及一非磁介质 薄膜115之间; 图29为概要断面图,显示磁阻薄膜之又另一薄膜结 构,其中,一高自旋极化层插于一磁层112及一非磁 介质薄膜115之间,及磁层113及非磁介质薄膜115之间 ; 图30为概要断面图,显示磁阻薄膜之又另一薄膜结 构,其中,一高自旋极化层插于一磁层111及一非磁 介质薄膜114之间,及磁层113及非磁介质薄膜115之间 ; 图31为概要断面图,显示磁阻薄膜之又另一薄膜结 构,其中,一高自旋极化层插于一磁层112及一非磁 介质薄膜114之间,及磁层112及非磁介质薄膜115之间 ; 图32为概要断面图,显示磁阻薄膜之又另一薄膜结 构,其中,一高自旋极化层插于磁层111及非磁介质 薄膜114之间,磁层112及非磁介质薄膜114之间,磁层 112及非磁介质薄膜115之间,及磁层113及非磁介质薄 膜115之间; 图33为电路图,显示一电路,此产生欲施加之一磁场 ,以记录资讯,并用于第十二实施例中; 图34为电路图,显示一电路,此读出所记录之资讯, 并用于第十二实施例中; 图35为断面图,概要显示第十二实施例中所构制之 记忆元件; 图36为电路图,显示一电路,显示第十三实施例之记 忆安排; 图37A及37B为断面图,显示第十四实施例之磁阻元件 ; 图38A及38B为断面图,显示第十四实施例之磁阻元件 之磁化状态; 图39A1,39A2,39B1,及39B2为断面图,用以说明自第十四 实施例之记忆元件中读出资讯; 图40A1,40A2,40B1,及40B2为断面图,用以说明自第十四 实施例之记忆元件中读出资讯之另一例; 图41A及41B为断面图,用以说明第十五实施例之磁阻 元件之磁化状态; 图42A及42B为断面图,显示第十五实施例之磁阻元件 之磁化状态之另一例; 图43A及43B为断面图,显示第十五实施例之磁阻元件 之磁化状态之又另一例; 图44A及44B为断面图,显示第十五实施例之磁阻元件 之另一例; 图45A及45B为断面图,显示第十六实施例之记忆元件 及写入线间之关系;及 图46为断面图,显示第十六实施例之记忆安排之一 例。 |
