发明名称 记忆体中的资料存储
摘要 一个排序电路(140)在资料项目根据其位址排列的至少四个线路(134)的第一组线路、及资料项目根据在脉冲操作中读取或写入顺序排列的第二组线路(138, WDOR,WDOF,WD1R,WD1F)之间传送资料。六个信号(SORT)和它们的补数足以在读取和写入操作中控制排序电路,并提供DDR和DDR2功能。
申请公布号 TWI272619 申请公布日期 2007.02.01
申请号 TW093134618 申请日期 2004.11.12
申请人 茂德科技股份有限公司 新加坡子公司 发明人 强艾伦佛伊;史蒂夫伊顿
分类号 G11C7/22(2006.01) 主分类号 G11C7/22(2006.01)
代理机构 代理人 詹铭文 台北市中正区罗斯福路2段100号7楼之1;萧锡清 台北市中正区罗斯福路2段100号7楼之1
主权项 1.一种积体电路,包括提供表2之资料序列的读取和 写入脉冲操作的一记忆体,该记忆体包括: 多个记忆体单元; 一电路,用于提供指定一脉冲操作连续还是交替执 行的一第一信号、和指定一脉冲长度与该脉冲操 作的一起始地址中至少两个最不重要位址A0、A1; 至少四个多工器电路("读取多工器电路")Mr1、Mr2、 Mr3、Mr4,...,其中每一读取多工器电路Mri(i=1,2,3,4...) 包括一个或多个多工器,其中该读取多工器电路Mri 接收从一脉冲读操作的该些记忆体单元读出的资 料,并选择由该脉冲读操作的该记忆体所串列提供 的各个ith资料项目,该资料项目包括一个或多个资 料位元; 至少四个多工器电路("写入多工器电路")Mw1,Mw2、Mw 3、Mw4,...,其中每一写入多工器电路Mwi(i=1,2,3,4...) 包括一个或多个多工器,其中该写入多工器电路Mwi 接收将在一脉冲写入操作中写入到该些记忆体单 元的资料,并选择写到位址A1A0=i的一资料项目; 一电路,用于平行接收由该读取多工器电路所选择 的资料项目,并串列提供该资料项目作为一脉冲读 取操作的输出;以及 一电路,用于平行接收由该写入多工器电路所选择 的资料项目,并将该资料项目平行写入到该些记忆 体单元中。 2.如申请专利范围第1项所述之积体电路,进一步包 括: 一电路,用于产生多数个给该些读取和写入多工器 电路的控制信号,该些控制信号是一第一信号的函 数,其中该函数是一组由最多六个函数和其补数组 成的所有构件。 3.如申请专利范围第1项所述之积体电路,其中该读 取资料排序电路包括恰好四个读取多工器电路,并 且该写入资料排序电路包括恰好四个写入多工器 电路。 4.如申请专利范围第3项所述之积体电路,其中每一 资料项目包括M位元,M等于1、4、8或16,且每一读取 和写入多工器电路包括M个多工器。 5.如申请专利范围第1项所述之积体电路,其中每一 读取多工器电路中的每一多工器包括一电晶体,具 有一第一埠用于接收一输入信号、及一第二埠用 于提供一信号到该多工器的一输出,其中至少两个 该电晶体的该第二埠连接在一起。 6.如申请专利范围第1项所述之积体电路,其中每一 写入多工器电路中的每一多工器包括一电晶体,具 有一第一埠用于接收一输入信号、及一第二埠用 于提供一信号到该多工器的一输出,其中至少两个 该电晶体的该第二埠连接在一起。 7.如申请专利范围第1项所述之积体电路,其中在每 一脉冲操作中,两个资料项目在一时钟周期从该记 忆体读出或写入到该记忆体。 8.一种积体电路,包括提供一预取之读取脉冲操作 的一记忆体,该记忆体包括: 多个存储单元阵列; 多个第一线路,用于在一脉冲读取操作中从该些阵 列平行接收多数个资料项目; 至少四个多工器电路("读取多工器电路")Mr1、Mr2、 Mr3、Mr4,...,其中每一读取多工器电路Mri(i=1,2,3,4...) 包括一个或多个多工器,其中每一读取多工器电路 Mri接收来自资料线的资料,并选择由该脉冲读取操 作的该记忆体所串列提供的各个ith资料项目,每一 资料项目包括一个或多个资料位元; 多个第二线路,用于从该些读取多工器电路平行接 收资料;以及 一电路,用于从该些第二线路平行接收多数个资料 项目,及串列提供该些资料项目作为一脉冲读操作 的一输出; 其中该些读取多工器电路位于包含该些存储单元 阵列的一最小矩形区域所定义的一阵列区域。 9.如申请专利范围第8项所述之积体电路,包括在具 有该些读取多工器电路的一区域的四个不同边上 的至少四个阵列。 10.如申请专利范围第8项所述之积体电路,其中每 一读取多工器电路至少根据一脉冲读取操作的一 起始位址中最不重要位元来选择资料项目。 11.如申请专利范围第10项所述之积体电路,其中每 一读取多工器电路至少根据该起始位址的两个最 不重要位元来选择资料项目。 12.如申请专利范围第10项所述之积体电路,其中每 一读取多工器电路至少根据一脉冲操作是连续还 是交替来选择资料项目,其中该些连续和交替脉冲 操作至少在表1和表2其中之一定义。 13.一种积体电路,包括提供一预取之写入脉冲操作 的一记忆体,该记忆体包括: 多个存储单元阵列; 多个第一线路,用于在一脉冲写入操作中平行提供 多数个资料项目至该些阵列; 至少四个多工器电路("写入多工器电路")Mw1,Mw2、Mw 3、Mw4,...,其中每一写入多工器电路Mwi(i=1,2,3,4...) 包括一个或多个多工器,其中每一写入多工器电路 Mwi接收在一脉冲写入操作所串列提供至该记忆体 的资料,并选择该些资料项目其中之一在该脉冲写 入操作时,由一个或多个该些第一线路其中一部分 传输,每一资料项目包括一个或多个资料位元; 多个第二线路,用于平行提供资料至该些写入多工 器电路;以及 一电路,用于串列接收多个资料项目来作为该脉冲 写入操作的一输入,并平行提供该些资料项目到该 些第二线路; 其中该些写入多工器电路位于包含该些存储单元 阵列的一最小矩形区域所定义的一阵列区。 14.如申请专利范围第13项所述之积体电路,包括在 具有该些写入多工器电路的一区域的四个不同边 上的至少四个阵列。 15.如申请专利范围第13项所述之积体电路,其中每 一写入多工器电路至少根据一脉冲写入操作的一 起始位址中最不重要位元来选择资料项目。 16.如申请专利范围第15项所述之积体电路,其中每 一写入多工器电路至少根据该起始位址中两个最 不重要位元来选择资料项目。 17.如申请专利范围第15项所述之积体电路,其中每 一写入多工器电路至少根据一脉冲操作是连续还 是交替来选择资料项目,其中该些连续和交替脉冲 操作至少在表1和表2其中之一定义。 18.一种积体电路,包括提供多个资料序列的读和写 脉冲操作的一记忆体,该记忆体包括: 多个存储单元; 多个第一传导路径,用于为该脉冲操作运送读和写 资料,其中每一该些第一传导路径运送读和/或写 资料给具有多个位址之一存储单元组,该些位址具 有一个或多个位址位元所对应的一预定値; 多个第二传导路径,用于为该脉冲操作运送读和写 资料,其中每一该些第二传导路径在该脉冲操作的 串列读资料流程中的一个或多个预定位置运送读 资料,和/或在该脉冲操作的串列写资料流程中的 一个或多个预定位置运送写资料;以及 一排序电路,用于把该读资料从该第一传导路径转 换到该第二传导路径,并把该写资料从该第二传导 路径转换到该第一传导路径; 其中至少一第一传导路径具有连接到该排序电路 中的一第一驱动器输出的一第一端,并具有与该第 一端相对的一第二端,该第一传导路径由一传导线 路组成,或包括一传导线路和一个或多个与该传导 线路串列连接的电晶体,一个或多个该些电晶体与 该第二端相邻,该第一传导线路中的电晶体不与该 第一端相邻; 其中至少一第二传导路径具有连接到该排序电路 输入的一第一端,并具有与该第一端相对并连接到 一第二驱动器的一第二端,该第二传导路径由一传 导线路组成,或包括一传导线路和与该传导线路串 列连接的一个或多个电晶体,该第二传导路径的一 个或多个该些电晶体与该第二传导路径的该第一 端相邻,并且该第二传导路径中的电晶体不与该第 二传导路径的该第二端相邻。 19.一种积体电路,包括具有多个资料序列且提供读 和写脉冲操作的一记忆体,该记忆体包括: 多个存储单元; 多个第一传导路径,用于为该脉冲操作运送读和写 资料,其中每一该些第一传导路径运送读和/或写 资料给具有多个位址之一存储单元组,该位址具有 一个或多个预定位址位元所对应的一预定値; 多个第二传导路径,用于为该脉冲操作运送读和写 资料,其中每一该些第二传导路径在该脉冲操作的 串列读资料流程中的一个或多个预定位置运送读 资料,和/或在该脉冲操作的串列写资料流程中的 一个或多个预定位置运送写资料; 一排序电路,用于把该读资料从该第一传导路径转 换到该第二传导路径,并把该写资料从该第二传导 路径转换到该第一传导路径; 其中至少一第一传导路径包括直接连接到运送写 资料的该排序电路中的一驱动器的一传导线路,该 传导线路的长度至少是该第一传导路径的1/4;以及 其中至少一第二传导路径连接到该排序电路的一 输入,并包括连接到该排序电路外侧的一驱动器的 一传导线路,该传导线路的长度至少是该第二传导 路径的1/4。 20.如申请专利范围第19项所述之积体电路,其中至 少一该些第一传导路径的该传导线路的长度至少 是该第一传导路径的3/4。 21.如申请专利范围第19项所述之积体电路,其中至 少一该些第二传导路径的该传导线路的长度至少 是该第二传导路径的3/4。 22.一种积体电路,包括提供具有多个资料序列之读 和写脉冲操作的一记忆体,该记忆体包括: 多个存储单元; 至少四个第一传导路径,用于为该脉冲操作运送写 资料,其中每一该些第一传导路径对具有一个或多 个预定位址位元所对应一预定値之位址的存储单 元组运送写资料; 至少四个第二传导路径,用于为该脉冲操作运送写 资料,其中每一该些第二传导路径在该脉冲操作的 串列写资料流程中的一个或多个预定位置运送写 资料; 一排序电路,用于把该写资料从该第二传导路径转 换到该第一传导路径,以将串列接收的至少四个资 料项目从该第一传导路径平行写入到该存储单元, 或只将串列接收的两个资料项目从该第一传导路 径平行写入到该存储单元;以及 一第一电路,用于在该第二传导路径上提供串列接 收的多个资料项目,以便只将两个串列接收的资料 项目写入到该存储单元中,该第一传导电路在至少 两个该些第二传导路径上平行提供两个资料项目 中的一个,同时在至少两个剩余的该些第二传导路 径上平行提供该些资料项目中的另一个。 图式简单说明: 图1是一个现有技术记忆体电路的方块图。 图2-4是根据本发明实施例的记忆体电路的方块图 。 图5A,5B,5C,5D,6A,6B,7A,7B,7C,7D,8A,8B,8C,8D,9A,9B是根据本 发明实施例的记忆体电路的电路图。 图9C,10,11是根据本发明实施例的记忆体信号的时 序图。 图12,13是根据本发明实施例的记忆体电路的电路 图。 图14,15是根据本发明实施例的记忆体信号的时序 图。
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