| 主权项 |
1.一种非挥发性半导体记忆装置,其包含: 主记忆体阵列,其系排列复数个具有非挥发性记忆 元件之记忆单元而成者; 1个或复数个的参考记忆单元,其系具有上述非挥 发性记忆元件者; 位址选择电路,其系由上述主记忆体阵列中选择特 定之上述记忆单元者; 读出电路,其系对以上述位址选择电路所选择之选 择记忆单元及上述参考记忆单元施加特定之电性 应力而使对应于个别之记忆状态之电流流动,比较 流过上述选择记忆单元及上述参考记忆单元之上 述各电流而读出被记忆于上述选择记忆单元中之 资料;及 写入电路,其系对以上述位址选择电路所选择之选 择记忆单元写入资料者; 上述读出电路在通常之读出时及为了检验写入之 读出时,共用被设定成相同记忆状态之上述参考记 忆单元,在为了检验写入之读出时,在对上述写入 记忆单元及上述参考记忆单元施加上述特定之电 性应力之际,将对上述参考记忆单元之施加条件设 定成上述记忆状态比上述通常之读出时之施加条 件更偏向写入状态方向。 2.如请求项1之非挥发性半导体记忆装置,其中 上述非挥发性记忆元件为依记忆状态而临限値电 压变化的FET构造之非挥发性记忆电晶体; 上述读出电路在上述通常之读出时,对上述选择记 忆单元及上述参考记忆单元的个别的上述非挥发 性记忆电晶体之闸极施加相同位准之电压,在为上 述检验写入之读出时,对上述写入记忆单元及上述 参考记忆单元的个别的上述非挥发性记忆电晶体 之闸极施加不同位准之电压。 3.如请求项2之非挥发性半导体记忆装置,其中 上述参考记忆单元的上述非挥发性记忆电晶体之 临限値电压系在测试时可调整地构成。 4.如请求项2之非挥发性半导体记忆装置,其中 施加于上述写入记忆单元及上述参考记忆单元的 上述非挥发性记忆电晶体之闸极上之各电压系将 相同之内部电压分压而产生。 5.如请求项4之非挥发性半导体记忆装置,其中 产生上述内部电压之电路具有上述非挥发性记忆 电晶体,藉由调整该非挥发性记忆电晶体之临限値 电压,可调整上述内部电压之电压位准地构成。 6.如请求项5之非挥发性半导体记忆装置,其中 产生上述内部电压之电路之上述非挥发性记忆电 晶体的临限値电压系在测试时可调整地构成。 7.如请求项1之非挥发性半导体记忆装置,其中 上述记忆单元可记忆3値以上之资料; 上述参考记忆单元系对于1个选择记忆单元设有对 应于3値以上之记忆状态数之复数个。 图式简单说明: 图1系本发明之非挥发性半导体记忆装置之一实施 方式及先前之快闪记忆体之概略构造之区块图。 图2系模式性地显示先前之快闪记忆体之参考阵列 之构造及与周边电路之关系之区块图。 图3系模式性地显示本发明之非挥发性半导体记忆 装置之一实施方式中之参考阵列之构造及与周边 电路之关系之区块图。 图4系说明4値之快闪记忆单元的临限値电压分布 特性与验证电压之关系之图。 图5系说明本发明之非挥发性半导体记忆装置之4 値之快闪记忆体单元的临限値电压分布特性与验 证电压之关系之图。 图6系模式性地显示本发明之非挥发性半导体记忆 装置之一实施方式之与读出动作及验证动作有关 连之主要电路之区块图。 图7系概略显示本发明之非挥发性半导体记忆装置 之一实施方式之可产生施加于选择记忆单元之闸 极上之主闸极电压及施加于参考记忆单元之闸极 上之参照闸极电压的电路之电路图。 图8系说明先前之快闪记忆体之临限値电压设定( 修补)上之问题症结之图。 图9系说明本发明之非挥发半导体记忆装置中之临 限値电压设定(修补)上之优点之图。 |
