微处理器、微处理器界面系统及其在资料事务处理中排序资料节拍之方法

摘要

本发明系有关于一种微处理器，包括一快取记忆体及汇流排界面逻辑电路。该汇流排界面逻辑电路与要求信号和资料信号连接，并且包括一要求界面和一反应界面。该要求界面根据资料事务处理的要求信号而提供一要求，其中该要求指定一选择之突发(burst)排序。该反应界面根据该选择之突发排序，将透过资料信号接收之资料，储存至快取记忆体。该要求界面可以在该资料事务处理之一请求相位期间，透过配置请求封包之范围，来指定该选择之突发排序。可以从几个不同的资料事务处理排序中选择突发排序，该几个不同的资料事务处理排序包括交错排序、线性排序、半位元组线性排序和客制排序。该微处理器更包括指令逻辑电路，提供指令至该汇流排界面逻辑电路以指定该选择之突发排序。