| 主权项 |
1.一种用于一D型正反器之共传输闸布局,包含有: 一第一N型空乏区; 一第二N型空乏区; 一第一多晶矽导体,由该第一N型空乏区延伸至该 第二N型空乏区,分别将该第一N型空乏区及该第二N 型空乏区分割以形成两闸极; 一第二多晶矽导体,由该第一N型空乏区延伸至该 第二N型空乏区,分别将该第一N型空乏区及该第二N 型空乏区分割以形成两闸极; 一第一P型空乏区,相邻于该第二N型空乏区; 一第二P型空乏区; 一第三多晶矽导体,由该第一P型空乏区延伸至该 第二P型空乏区,分别将该第一P型空乏区及该第二P 型空乏区分割以形成两闸极; 一第四多晶矽导体,由该第一P型空乏区延伸至该 第二P型空乏区,分别将该第一P型空乏区及该第二P 型空乏区分割以形成两闸极; 一第一时脉输出端,耦合于该第一多晶矽导体及该 第四多晶矽导体,用来输出一第一时脉;以及 一第二时脉输出端,耦合于该第二多晶矽导体及该 第三多晶矽导体,用来输出一第二时脉。 2.如请求项1所述之共传输闸布局,其中该第一时脉 与该第二时脉为反相。 3.如请求项1所述之共传输闸布局,其系设于一标准 半导体元件中。 4.如请求项3所述之共传输闸布局,其中该标准半导 体元件的高度为6、7、8或9格(Grid)。 5.一种用于一D型正反器之共传输闸布局,包含有: 一第一半导体元件,其包含有: 一第一N型空乏区; 一第二N型空乏区; 一第一多晶矽导体,由该第一N型空乏区延伸至该 第二N型空乏区,分别将该第一N型空乏区及该第二N 型空乏区分割以形成两闸极; 一第二多晶矽导体,由该第一N型空乏区延伸至该 第二N型空乏区,分别将该第一N型空乏区及该第二N 型空乏区分割以形成两闸极; 一第一P型空乏区,相邻于该第二N型空乏区; 一第二P型空乏区; 一第三多晶矽导体,由该第一P型空乏区延伸至该 第二P型空乏区,分别将该第一P型空乏区及该第二P 型空乏区分割以形成两闸极;以及 一第四多晶矽导体,由该第一P型空乏区延伸至该 第二P型空乏区,分别将该第一P型空乏区及该第二P 型空乏区分割以形成两闸极;以及 一第二半导体元件,其包含有: 一第一时脉输出端,用来输出一第一时脉;以及 一第二时脉输出端,用来输出一第二时脉; 一第五多晶矽导体,由该第一时脉输出端延伸至该 第一多晶矽导体及该第四多晶矽导体;以及 一第六多晶矽导体,由该第二时脉输出端延伸至该 第二多晶矽导体及该第三多晶矽导体。 6.如请求项5所述之共传输闸布局,其中该第一时脉 与该第二时脉为反相。 7.如请求项5所述之共传输闸布局,其中该第一半导 体元件与该第二半导体元件之总高度为一标准半 导体元件高度的两倍。 8.如请求项7所述之共传输闸布局,其中该标准半导 体元件的高度为6、7、8或9格(Grid)。 9.如请求项7所述之共传输闸布局,其中该第二半导 体元件的高度可根据该第一半导体元件的高度调 整。 10.一种半导体布局,包含有: 一P型基板; 一第一半导体元件,设于该P型基板上;以及 一第二半导体元件,设于该P型基板上且相邻于该 第一半导体元件,该第一半导体元件与该第二半导 体元件的总高度为一标准半导体元件高度的两倍, 且该第二半导体元件的高度系根据该第一半导体 元件的高度而调整。 11.如请求项10所述之共传输闸布局,其中该标准半 导体元件的高度为6、7、8或9格(Grid)。 图式简单说明: 第1图为习知主仆式D型正反器之示意图。 第2图为本发明之第一实施例用于一D型正反器之 共传输闸布局之示意图。 第3图为本发明之第二实施例用于一D型正反器之 共传输闸布局之示意图。 |
