| 主权项 |
1.一种快闪记忆体装置,其包括: 复数组相邻的狭域位元线,其包含一第一、第二、 第三以及第四狭域位元线; 复数条全域位元线,其包含第一与第二全域位元线 ;以及 复数个选择电晶体,每个选择电晶体都具有一控制 闸极,该等复数个选择电晶体都系耦合在该等复数 组相邻的狭域位元线与该等复数条全域位元线之 间,其中该第一全域位元线系连接至第一与第三狭 域位元线,而第二全域位元系系连接至该第二与第 四狭域位元线。 2.如申请专利范围第1项之快闪记忆体装置,其进一 步包括: 复数条选择线,用以开启该等选择电晶体上的控制 闸极,每条选择线都系耦合至相关联的选择电晶体 上的控制闸极,其中该等相关联的选择电晶体为耦 合至每间隔一条全域位元线的选择电晶体。 3.如申请专利范围第1项之快闪记忆体装置,其中每 组狭域位元线都包括四条狭域位元线。 4.如申请专利范围第1项之快闪记忆体装置,其中该 等复数条全域位元线都包括两条全域位元线。 5.如申请专利范围第1项之快闪记忆体装置,其进一 步包括: 一第一选择线,其系耦合至被耦合至该等第一及第 二狭域位元线的选择电晶体中的控制闸极;以及一 第二选择线,其系耦合至被耦合至该等第三及第四 狭域位元线的选择电晶体中的控制闸极。 6.一种快闪记忆体装置,其包括: 复数条狭域位元线,其一般系以彼此平行的方式放 置; 复数个选择电晶体,其会被耦合至该等复数条狭域 位元线中相关联的其中一条;以及 复数条全域位元线,每条全域位元线都会被耦合至 一对相关联的选择电晶体,其中该对选择电晶体系 被耦合至交错的狭域位元线。 7.如申请专利范围第6项之快闪记忆体装置,其中该 等复数条狭域位元线都包括一第一狭域位元线、 一第二狭域位元线、一第三狭域位元线以及一第 四狭域位元线,其中该快闪记忆体装置进一步包括 : 一第一选择线,其系耦合至被耦合至该等第一及第 二狭域位元线的选择电晶体中的控制闸极;以及 一第二选择线,其系耦合至被耦合至该等第三及第 四狭域位元线的选择电晶体中的控制闸极。 8.如申请专利范围第6项之快闪记忆体装置,其中该 装置制造完成后该等狭域位元线与该等全域位元 线系位于不同的平面层中。 9.如申请专利范围第8项之快闪记忆体装置,其中该 等狭域位元线系形成于第一金属层上,而该等全域 位元线则系形成于第二金属层上。 10.一种快闪记忆体系统,其包括: 一配置成列与行的快闪记忆体单元阵列; 复数条狭域位元线,其一般系彼此平行放置,并且 每条狭域位元线都系耦合至该记忆体阵列中相关 的行,该复数个狭域位元线包含一第一、第二、第 三以及第四狭域位元线; 复数条全域位元线;以及 一选择电路,用以选择性地将该等狭域位元线耦合 至该等全域位元线,其中一第一选择线致动连接至 第一与第二狭域位元线之选择电晶体,而第二选择 位元线致动连接至第三与第四狭域位元线之选择 电晶体。 11.如申请专利范围第10项之快闪记忆体系统,其中 该选择电路包括被耦合至每条该等复数条位元线 的选择电晶体。 12.一种快闪记忆体系统,其包括: 一配置成列与行的快闪记忆体单元阵列; 四条狭域位元线,其一般系彼此平行放置; 一对全域位元线,每条全域位元线都系被选择性地 耦合至该四条狭域位元线中的其中一对,其中该对 狭域位元线系以彼此相互交错的方式放置;以及 一多工电路,用以选择性地将该等相关联的狭域位 元线耦合至该等相关联的全域位元线。 13.如申请专利范围第12项之快闪记忆体系统,其中 该多工电路进一步包括: 四个选择电晶体,其系被耦合在一条相关联的狭域 位元线与一条相关联的全域位元线之间,每个选择 电晶体都具有一控制闸极。 14.如申请专利范围第13项之快闪记忆体系统,其进 一步包括: 一第一选择线,其系耦合至被耦合至该等四条狭域 位元线中的第一及第二狭域位元线的选择电晶体 中的控制闸极;以及 一第二选择线,其系耦合至该等被耦合至该等四条 狭域位元线中的第三及第四狭域位元线的选择电 晶体中的控制闸极。 15.如申请专利范围第12项之快闪记忆体系统,其中 该快闪记忆体单元阵列系放置在该多工电路旁边 。 16.一种快闪记忆体系统,其包括: 一配置成列与行的快闪记忆体单元阵列; 四条狭域位元线,其一般系彼此平行放置; 一第一及一第二全域位元线;以及 一第一多工电路,用以选择性地将该等四条狭域位 元线中的第一对狭域位元线耦合至该第一全域位 元线,其中该等狭域位元线中的第一对狭域位元线 会被该等四条狭域位元线中的其中一条狭域位元 线分隔开;以及 一第二多工电路,用以选择性地将该等四条狭域位 元线中的第二对狭域位元线耦合至该第二全域位 元线。 17.如申请专利范围第16项之快闪记忆体系统,其中: 该第一多工电路包括第一及第二选择电晶体,该第 一选择电晶体系耦合于该等四条狭域位元线中的 第一狭域位元线与该第一全域位元线之间,该第二 选择电晶体则系耦合于该等四条狭域位元线中的 第三狭域位元线与该第二全域位元线之间;以及 该第二多工电路包括第三及第四选择电晶体,该第 三选择电晶体系耦合于该等四条狭域位元线中的 第二狭域位元线与该第二全域位元线之间,该第四 选择电晶体则系耦合于该等四条狭域位元线中的 第四狭域位元线与该第二全域位元线之间。 18.如申请专利范围第17项之快闪记忆体系统,进一 步包括: 一第一选择线,其系耦合至该等第一及第二选择电 晶体的控制闸极;以及 一第二选择线,其系耦合至该等第三及第四选择电 晶体的控制闸极。 19.如申请专利范围第16项之快闪记忆体系统,其中 该快闪记忆体单元阵列系放置在该第一多工电路 与该第二多工电路之间。 20.一种快闪记忆体系统,其包括: 一配置成列与行的快闪记忆体单元阵列; 一第一狭域位元线,其系被耦合至该等快闪记忆体 单元中相关联的第一行; 一第二狭域位元线,其系被耦合至该等快闪记忆体 单元中相关联的第二行; 一第三狭域位元线,其系被耦合至该等快闪记忆体 单元中相关联的第三行; 一第四狭域位元线,其系被耦合至该等快闪记忆体 单元中相关联的第四行,其中该等第一、第二、第 三及第四狭域位元线一般系彼此平行放置; 一第一全域位元线; 一第二全域位元线; 第一、第二、第三及第四选择电晶体,该第一选择 电晶体系耦合至该第一狭域位元线与该第一全域 位元线之间,该第二选择电晶体系耦合至该第二狭 域位元线与该第二全域位元线之间,该第三选择电 晶体系耦合至该第三狭域位元线与该第一全域位 元线之间,该第四选择电晶体则系耦合至该第四狭 域位元线与该第二全域位元线之间; 一第一选择线,用以启动该等第一及第二选择电晶 体;以及一第二选择线,用以启动该等第三及第四 选择电晶体。 21.如申请专利范围第20项之快闪记忆体系统,其中 该等第一及第三选择电晶体与该等第二及第四选 择电晶体系位于该阵列的相反端。 22.如申请专利范围第20项之快闪记忆体系统,其中 该等狭域位元线系形成于第一金属层,而该等全域 位元线则系形成于第二金属层。 23.一种积体选择电路,其包括: 一第一汲极扩散区; 一第二汲极扩散区,其系与该第一汲极扩散区横向 分隔; 一源极扩散区,其横向分隔于该第一汲极扩散区及 该第二汲极扩散区之间; 一第一狭域位元线,其系被耦合至该第一汲极扩散 区; 一第二狭域位元线,其系被耦合至该第二汲极扩散 区;以及 一全域位元线,其系被耦合至该源极扩散区,其中 该第一汲极扩散区横向宽度大于该第二汲极扩散 区,使得一第三狭域位元线跨越该第一狭域位元线 及该第二狭域位元线之间。 24.如申请专利范围第23项之积体选择电路,其中该 第三狭域位元线一般系位于该第一汲极扩散区上 方。 25.如申请专利范围第23项之积体选择电路,其进一 步包括: 一第一闸极,其系位于该第一汲极扩散区及该源极 扩散区之间,该第一闸极会被耦合至一选择线;以 及 一第二闸极,其系位于该源极扩散区及该第二汲极 扩散区之间,该第二闸极会被耦合至另一选择线。 26.如申请专利范围第23项之积体选择电路,其中该 装置制造完成后该等狭域位元线与该等全域位元 线系位于不同的平面层中。 27.如申请专利范围第26项之积体选择电路,其中该 等狭域位元线系形成于第一金属层上,而该等全域 位元线则系形成于第二金属层上。 28.一种记忆体装置,其包括: 一被耦合至偶数与奇数狭域位元线的记忆体单元 阵列;以及 选择电晶体,用以将该等偶数的狭域位元线耦合至 偶数的全域位元线,以及用以将该等奇数的狭域位 元线耦合至奇数的全域位元线。 29.如申请专利范围第28项之记忆体装置,其中该等 狭域位元线一般系以彼此几乎平行的方式放置并 且连续编号,进一步的系其中该等全域位元线一般 系以彼此几乎平行的方式放置并且连续编号。 30.如申请专利范围第28项之记忆体装置,进一步包 括: 一第一多工电路,其包括该等选择电晶体的其中一 部分;以及 一第二多工电路,其包括该等选择电晶体的其余部 分,其中该记忆体阵列系位于该等第一及第二多工 电路之间。 31.一种用以操作快闪记忆体的方法,其包括: 利用交错的位元线程式来程式化一记忆体阵列; 响应该交错的位元线应力程式来监视全域位元线 中的逻辑状态; 将全域位元线中的图案与预设的图案作比较;以及 响应该监视结果,找出狭域及全域位元线之中短路 的位置。 32.如申请专利范围第31项之方法,其中利用单一的 交错位元线程式能够侦测出所有全域位元线中的 短路。 33.如申请专利范围第31项之方法,其中利用交错的 位元线程式来程式化该记忆体阵列,其包括: 将记忆体阵列位址中的偶数行程式化成第一逻辑 状态;以及 将记忆体阵列位址中的奇数行程式化成相反的逻 辑状态。 34.如申请专利范围第33项之方法,其中该等预设的 逻辑状态图案包括交错的「高位准」、「低位准 」状态。 35.一种用以操作快闪记忆体的方法,其包括: 将记忆体阵列位址中的偶数行程式化成第一逻辑 状态; 将记忆体阵列位址中的奇数行程式化成相反的逻 辑状态; 监视该记忆体阵列的输出;以及 响应该等全域位元线中逻辑状态的图案,侦测出狭 域位元线的短路及全域位元线的短路。 36.如申请专利范围第35项之方法,其中任何未包含 一连串交错状态的记忆体阵列输出代表发现狭域 或全域位元线中的短路。 37.如申请专利范围第35项之方法,其中监视该记忆 体阵列的输出包括监视全域位元线的状态。 38.一种用以操作一记忆体系统的方法,其包括: 将记忆体阵列位址中的偶数行程式化成第一逻辑 状态; 将记忆体阵列位址中的奇数行程式化成相反的逻 辑状态; 监视全域位元线的逻辑状态;以及 响应该等全域位元线中逻辑状态的图案,同时判断 出狭域及全域位元线中的短路电路。 39.一种用以操作积体电路记忆体的方法,其包括: 选择性地将奇数狭域位元线耦合至奇数全域位元 线;以及选择性地将偶数狭域位元线耦合至偶数全 域位元线。 40.如申请专利范围第39项之方法,其中选择电晶体 都系被耦合于该等狭域位元线与该等全域位元线 之间。 41.一种用以在快闪记忆体中实施交错的位元线应 力的方法,其包括: 施加启动信号给选择电晶体,以便选择性地将全域 位元线耦合至相关联的狭域位元线,其中相邻的狭 域位元线会选择性地耦合至不同的全域位元线;以 及 施加电压电位差于相邻的全域位元线上。 42.如申请专利范围第41项之方法,其中在相邻的狭 域位元线上所产生的电压电位都是不相同的。 43.一种在快闪记忆体中实施交错的位元线应力的 方法,其包括:选择性地将第一狭域位元线耦合至 第一全域位元线;选择性地将第二狭域位元线耦合 至第二全域位元线; 选择性地将第三狭域位元线耦合至第三全域位元 线;选择性地将第四狭域位元线耦合至第四全域位 元线;以及施加一电压电位差于该等第一及第二全 域位元线之间。 44.如申请专利范围第43项之方法,其中因为施加电 压电位于该等第一及第二全域位元线上,因而会在 相邻的狭域位元线上产生电压电位差。 45.如申请专利范围第43项之方法,其中该等狭域位 元线系彼此相邻地连续放置。 图式简单说明: 图1及图1A所示的系本发明一实施例的狭域及全域 位元线设计示意图。 图2及图2A所示的系先前技艺的狭域及全域位元线 设计示意图。 图3所示的系本发明一实施例的平面图。 图4所示的系本发明一实施例的第一主动区之剖面 图。 图5所示的系本发明一实施例的第二主动区之剖面 图。 图6所示的系使用两个多工电路之本发明另一实施 例的示意图。 图7所示的系具有多组狭域及全域位元线以及两条 选择线之本发明一实施例的示意图。 图8所示的系本发明另一实施例的示意图。 |
