发明名称 遮罩及其制造方法,及使用该遮罩之半导体装置制造方法
摘要 本发明之目的在于提供一种不致发生翘曲或变形,高精度且可靠性高的遮罩。此外,本发明提供一种在离子植入技术中,可施行高精度离子植入的(模板遮罩)遮罩。本发明提供一种无须形成光阻图案,高精度且可靠性较高的离子植入方法。本发明提供的遮罩系具备有:设有遮罩图案部与至少1个pn接合部的板状体、及对上述pn接合部施行电流供应的电流供应部;而藉由对上述pn接合部进行通电引起帕尔帖效应,俾可控制上述遮罩图案部的温度。此外,采用此遮罩便可在未形成光阻图案之情况下,形成可靠性较高的离子植入区域。
申请公布号 TWI272656 申请公布日期 2007.02.01
申请号 TW092135121 申请日期 2003.12.12
申请人 罗姆股份有限公司;东芝股份有限公司 发明人 熊野畅;见方裕一
分类号 H01L21/027(2006.01);H01L21/265(2006.01) 主分类号 H01L21/027(2006.01)
代理机构 代理人 洪武雄 台北市中正区博爱路35号9楼;陈昭诚 台北市中正区博爱路35号9楼
主权项 1.一种遮罩,系具备有: 设有遮罩图案部与pn接合部的板状体;以及 对上述pn接合部施行电流供应的电流供应部; 其中,藉由对上述pn接合部进行通电引起帕尔帖效 应(Peltier effect),俾可控制上述遮罩图案部之温度 。 2.如申请专利范围第1项之遮罩,其中,上述遮罩图 案部系依透过开口部通过离子之方式所构成的离 子植入用模板遮罩。 3.如申请专利范围第1或2项之遮罩,其中,上述遮罩 图案部系依利用上述帕尔帖效应形成冷却面之方 式构成。 4.如申请专利范围第1项之遮罩,其中,上述板状体 系具备有: 具遮罩图案部之膜厚较薄的薄膜(membrane)部;以及 形成于上述薄膜部周缘的框状支撑部。 5.如申请专利范围第4项之遮罩,其中,上述薄膜部 与上述支撑部系由一片半导体基板所构成。 6.如申请专利范围第5项之遮罩,其中,上述薄膜部 系由矽薄膜构成。 7.如申请专利范围第5项之遮罩,其中,上述薄膜部 系由矽化碳薄膜构成。 8.如申请专利范围第5项之遮罩,其中,上述薄膜部 系由钻石薄膜构成。 9.如申请专利范围第1项之遮罩,其中,上述pn接合部 系由在上述板状体表面上,依相互平行状态所形成 条纹状p型杂质区域与n型杂质区域所构成。 10.如申请专利范围第1项之遮罩,其中,上述pn接合 部系在上述板状体表面上于形成较深的阱区域中, 由梳齿状较浅的扩散图案构成。 11.如申请专利范围第1项之遮罩,其中,上述pn接合 部系形成于从上述板状体表面起深入既定深度位 置处,且平行于表面的状态。 12.如申请专利范围第1项之遮罩,其中,在上述半导 体基板上,具备有由pn接合部所构成之温度检测部 。 13.如申请专利范围第12项之遮罩,其中,上述温度检 测部的pn接合部,系由与构成上述薄膜部之pn接合 部的扩散层相同之步骤所形成的扩散层构成。 14.如申请专利范围第12项之遮罩,其中,上述温度检 测部系形成于使厚度大于上述薄膜部之方式所形 成的框状支撑部(梁)之表面上。 15.如申请专利范围第1项之遮罩,其中,上述pn接合 部系形成于上述遮罩图案部上。 16.如申请专利范围第1项之遮罩,其中,上述pn接合 部系形成于除上述遮罩图案部的开口部之外的区 域中,并形成于具有与上述框状支撑部几乎相同厚 度之部分支撑部(梁)上。 17.如申请专利范围第16项之遮罩,其中,上述pn接合 部系在上述部分支撑部内形成于与上述薄膜部表 面平行的面上。 18.如申请专利范围第16项之遮罩,其中,上述pn接合 部系在上述部分支撑部内形成于与上述薄膜部表 面垂直的面上。 19.一种遮罩之制造方法,系包含有: 对半导体基板表面植入杂质离子,而形成至少一个 pn接合部的步骤; 在上述半导体基板表面上形成开口部并形成遮罩 图案部的步骤;以及 形成对上述pn接合部进行通电而引发帕尔帖效应 的电流供应部之步骤。 20.一种半导体装置之制造方法,系包含有: 将申请专利范围第1项之遮罩对位于被处理基板表 面上并安装的步骤;以及 隔着上述遮罩对上述被处理基板选择性的施行物 理或化学处理的处理步骤。 21.如申请专利范围第20项之半导体装置之制造方 法,其中,上述处理步骤系包含对相当于上述遮罩 的开口部之区域的上述被处理基板表面选择性施 行离子植入的步骤。 22.如申请专利范围第20项之半导体装置之制造方 法,其中,上述处理步骤系包含有: 将形成所需之开口部图案的第1遮罩安装于上述被 处理基板表面上,并对相当于上述第1遮罩的开口 部之区域的上述被处理基板表面施行第1杂质离子 植入的步骤;以及 取代上述第1遮罩而改为将第2遮罩安装于经植入 上述第1杂质离子的被处理基板表面上,并对相当 于上述第2遮罩的开口部之区域的上述被处理基板 表面施行第2杂质离子植入的步骤。 23.如申请专利范围第20项之半导体装置之制造方 法,其中,上述处理步骤系包含有:对相当于上述遮 罩的开口部之区域的上述被处理基板表面选择性 地施行蚀刻处理的步骤。 24.如申请专利范围第20项之半导体装置之制造方 法,其中,上述处理步骤系包含有:对相当于上述遮 罩的开口部之区域的上述被处理基板表面选择性 地形成薄膜的成膜步骤。 25.如申请专利范围第20项之半导体装置之制造方 法,其中,上述处理步骤系包含有:对相当于上述遮 罩的开口部之区域的上述被处理基板表面上所形 成之光阻选择性地施行曝光的曝光步骤。 26.一种半导体制造装置,系具备有: 申请专利范围第1至18项中任一项之遮罩; 将上述遮罩对位于被处理基板表面并予以安装的 对位机构; 隔着上述遮罩对上述被处理基板表面施行杂质离 子植入的离子植入机构;以及 将上述遮罩之温度维持成一定的状态下控制对上 述pn接合部之通电的控制机构。 图式简单说明: 第1图系本发明第1实施形态中所采用遮罩图。 第2图系本发明第1实施形态中所采用遮罩图。 第3图系该遮罩说明图。 第4图系该遮罩剖视图。 第5(a)至(e)图系该遮罩之制造步骤图。 第6图系采用该遮罩的离子植入装置图。 第7图系本发明第1实施形态的离子植入方法图。 第8图系本发明第1实施形态的离子植入方法图。 第9图系当采用本发明第1实施形态之离子植入方 法时,掺杂量与遮罩变位间之关系图。 第10图系本发明第2实施形态的遮罩图。 第11图系本发明第3实施形态的遮罩图。 第12图系本发明第4实施形态的遮罩图。 第13(a)及(b)图系本发明第4实施形态的遮罩之制造 步骤图。 第14图系本发明第5实施形态的遮罩图。 第15图系本发明第6实施形态的遮罩图。 第16图系本发明第7实施形态的遮罩图。 第17(a)至(c)图系本发明第8实施形态的遮罩图。 第18(a)至(e)图系习知例的离子植入方法图。 第19图系习知例的离子植入步骤中,模板遮罩的变 形图。 第20图系该模板遮罩变形中,遮罩图案偏移的说明 图。 第21图系薄膜部温度与离子束功率间之关系图。 第22图系遮罩之弯曲量与离子束功率间之关系图 。
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