| 摘要 |
DRAM-Speicher mit mindestens einer Speicherzellenbank, deren Speicherzellen über interne Reihen- und Spaltenzugriffsbefehle aktivierbar sind, wobei jede Speicherzellenbank einen zugehörigen APC-Zähler zum Verzögern eines Spaltenzugriffsbefehls mit Autoprecharge (APC) aufweist, einem Kommandodecoder, der in Abhängigkeit von einem externen Speicherzugriffsbefehl mindestens einen Spaltenzugriffsbefehl innerhalb einer ersten Decodierzeit (T¶DEC1¶) und mindestens einen Reihenzugriffsbefehl innerhalb einer zweiten Decodierzeit (T¶DEC2¶) erzeugt, einer Taktsignal-Verzögerungsschaltung, die ein externes Taktsignal (CLK) mit der ersten Decodierzeit (T¶DEC1¶) zur Generierung eines internen Spaltentaktsignals (CLK¶int-COLUMN¶) und mit der zweiten Decodierzeit (T¶DEC2¶) zur Generierung eines internen Reihentaktsignals (CLK¶int-ROW¶) verzögert, wobei die durch den Kommandodecoder erzeugten Spaltenzugriffsbefehle jeweils durch ein zugehöriges Schieberegister, welches durch das interne Spaltentaktsignal (CLK¶int-COLUMN¶) getaktet ist, zur Erzeugung der internen Spaltenzugriffsbefehle verzögert werden und wobei der APC-Zähler durch das interne Reihentaktsignal (CLK¶int-ROW¶) getaktet wird und die durch den Kommandodecoder erzeugten Spaltenzugriffsbefehle jeweils entsprechend einem programmierbaren Zählwert zur Erzeugung eines internen Autoprechargebefehls (APC) für die zugehörige Speicherzellenbank verzögert.
|
