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Diese Erfindung betrifft ein Halbleiterspeichersystem, das eine Speichersteuereinheit (MC), die Hochgeschwindigkeitsschreibdaten-, -befehls- und -adresssignalströme (HSWR/CAe), basierend auf einem vordefinierten Übertragungsprotokoll, sowie ein Hochgeschwindigkeitsschreibtaktsignal (wie CLK) sendet und serielle Hochgeschwindigkeitslesedatensignale (HSRD) als Signalrahmen auf der Basis des Übertragungsprotokolls empfängt, und ein Speichermodul (MM) aufweist, das mehrere Halbleiterspeicherchips (M1, M2, M3, M4) und einen intelligenten Pufferchip (SB1) enthält, der sich von bislang üblichen Registerchips unterscheidet, da er ein eigenes serielles Hochgeschwindigkeitsglied einschließlich dessen kompletter digitaler Funktion, wie z. B. Protokollschicht, Fehlerkodierung usw. bildet. Der intelligente Pufferchip (SB1) verkehrt mit den Speicherchips (M1, M2, M3, M4) über eine langsame Schnittstelle und über langsame Punkt-zu-Punkt- oder Fly-by-Verbindungsleitungen (Figur 2).
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