| 主权项 |
1.一种用以感测一记忆单元(memory cell)之输出的方 法,其中该记忆单元可在一高电阻状态与一低电阻 状态间进行转换,该方法包括: 施加一预定电压至该记忆单元以产生反映该记忆 单元之一电阻状态的一输出电流,并施加该预定电 压至一至数个参考记忆单元以产生反映该高电阻 状态之一第一参考电流以及反映该低电阻状态之 一第二参考电流; 提供表示该输出电流与该第一参考电流之差距的 一第一相差値,并提供表示该输出电流与该第二参 考电流之差距的一第二相差値;以及 比较该第一相差値与该第二相差値以产生表示该 记忆单元之该电阻状态之一数位输出(digital output) 。 2.如申请专利范围第1项所述之用以感测一记忆单 元之输出的方法,更包括于该施加该预定电压之步 骤之前,选取该记忆单元、位于一高电阻状态之一 第一参考记忆单元、以及位于一低电阻状态之一 第二参考记忆单元。 3.如申请专利范围第1项所述之用以感测一记忆单 元之输出的方法,其中该提供该第一相差値之步骤 更包括下列步骤: 将该第一参考电流输入一第一差动放大器( differential amplifier)之一第一节点; 将该输出电流输入该第一差动放大器之一第二节 点;以及 藉着将该第一参考电流减去该输出电流或两者之 逆向相减,以自该第一差动放大器输出该第一相差 値。 4.如申请专利范围第3项所述之用以感测一记忆单 元之输出的方法,其中该提供该第二相差値之步骤 更包括下列步骤: 将该输出电流输入一第二差动放大器之一第一节 点; 将该第二参考电流输入该第二差动放大器之一第 二节点;以及 藉着将该输出电流减去该第二参考电流或两者之 逆向相减,以自该第二差动放大器输出该第二相差 値。 5.如申请专利范围第1项所述之用以感测一记忆单 元之输出的方法,其中该提供该第一相差値与该第 二相差値之步骤更包括下列步骤: 将该第一参考电流输入一第一差动放大器之一第 一节点与一第二节点; 将该输出电流输入一第二差动放大器之一第一节 点,并将该第二参考电流输入该第二差动放大器之 一第二节点;以及 将该第二参考电流输入一第三差动放大器之一第 一节点,并将该第一参考电流输入该第三差动放大 器之一第二节点。 6.如申请专利范围第5项所述之用以感测一记忆单 元之输出的方法,其中该提供该第一相差値与该第 二相差値之步骤更包括下列步骤: 以一第四差动放大器执行自该第一差动放大器之 输出减去该第二差动放大器之输出、或逆向相减, 以产生该第二相差値;以及 以一第五差动放大器执行自该第二差动放大器之 输出减去该第三差动放大器之输出、或逆向相减, 以产生该第一相差値。 7.如申请专利范围第1项所述之用以感测一记忆单 元之输出的方法,其中该提供该第一相差値与该第 二相差値之步骤更包括下列步骤: 将该第二参考电流输入一第一差动放大器之一第 一节点与一第二节点; 将该输出电流输入一第二差动放大器之一第一节 点,并将该第一参考电流输入该第二差动放大器之 一第二节点;以及 将该第二参考电流输入一第三差动放大器之一第 一节点,并将该第一参考电流输入该第三差动放大 器之一第二节点。 8.如申请专利范围第7项所述之用以感测一记忆单 元之输出的方法,其中该提供该第一相差値与该第 二相差値之步骤更包括下列步骤: 以一第四差动放大器执行自该第一差动放大器之 输出减去该第二差动放大器之输出、或逆向相减, 以产生该第一相差値;以及 以一第五差动放大器执行自该第二差动放大器之 输出减去该第三差动放大器之输出、或逆向相减, 以产生该第二相差値。 9.如申请专利范围第1项所述之用以感测一记忆单 元之输出的方法,其中该比较该第一相差値与该第 二相差値之步骤更包括下列步骤: 将该第一相差値输入一感测放大器的一第一节点; 将该第二相差値输入该感测放大器的一第二节点; 以及 自该感测放大器输出基于比较该第一相差値与该 第二相差値所得的该数位输出。 10.一种用以感测一记忆单元(memory cell)之输出的电 路,其中该记忆单元可于一高电阻状态与一低电阻 状态间转换,该电路包括: 一至数个参考记忆单元,耦接至该记忆单元; 一电压源,用以施加一预定电压至该记忆单元以产 生反映该记忆单元之一电阻状态的一输出电流,以 及用以施加该预定电压至该等参考记忆单元以产 生反映该高电阻状态的一第一参考电流以及反映 该低电阻状态的一第二参考电流; 一组一至数个差动放大器(differential amplifier),耦接 至该记忆单元与该等参考记忆单元,以提供一表示 该输出电流与该第一参考电流之差距的一第一相 差値,以及提供一表示该输出电流与该第二参考电 流之差距的一第二相差値;以及 至少一感测放大器,耦接至该等差动放大器,用以 比较该第一相差値与该第二相差値,以产生表示该 记忆单元之该电阻状态的一数位输出。 11.如申请专利范围第10项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器包括一第 一差动放大器,用以自该第一参考电流减去该输出 电流或将两者逆向相减,以产生该第一相差値。 12.如申请专利范围第11项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器包括一第 二差动放大器,用以自该输出电流减去该第二参考 电流或将两者逆向相减,以产生该第二相差値。 13.如申请专利范围第10项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器包括: 一第一差动放大器,用以接收该第一参考电流并输 出一零输出; 一第二差动放大器,用以自该输出电流减去该第二 参考电流或将两者逆向相减;以及 一第三差动放大器,用以自该第二参考电流减去该 第一参考电流或将两者逆向相减。 14.如申请专利范围第13项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器更包括: 一第四差动放大器,耦接至该第一与该第二差动放 大器,用以接收该第一与该第二差动放大器之输出 以提供该第二相差値;以及 一第五差动放大器,耦接至该第二与该第三差动放 大器,用以接收该第二与该第三差动放大器之输出 以提供该第一相差値。 15.如申请专利范围第10项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器包括: 一第一差动放大器,用以接收该第二参考电流并输 出一零输出; 一第二差动放大器,用以自该输出电流减去该第一 参考电流或将两者逆向相减;以及 一第三差动放大器,用以自该第二参考电流减去该 第一参考电流或将两者逆向相减。 16.如申请专利范围第15项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器更包括: 一第四差动放大器,耦接至该第一与该第二差动放 大器,用以接收该第一与该第二差动放大器之输出 以提供该第一相差値;以及 一第五差动放大器,耦接至该第二与该第三差动放 大器,用以接收该第二与该第三差动放大器之输出 以提供该第二相差値。 17.如申请专利范围第10项所述之用以感测一记忆 单元之输出的电路,其中该记忆单元为一磁阻性随 机存取记忆体(magneto-resistive random access memory, MRAM) 单元、相变化型随机存取记忆体(phase-change random access memory, PRAM)单元、或铁电随机存取记忆体( ferroelectric random access memory, FRAM)单元。 18.如申请专利范围第10项所述之用以感测一记忆 单元之输出的电路,更包括一源极随耦器(source follower),用以控制该电压源以将该预定电压箝制于 一介于0.3V至1.0V的范围间。 19.如申请专利范围第10项所述之用以感测一记忆 单元之输出的电路,其中该感测放大器包括一电流 镜负载(current mirror load),用以将电流信号转换为电 压信号。 20.一种用以感测一记忆单元(memory cell)之输出的电 路,其中该记忆单元耦接至一位元线与一字元线并 可于一高电阻状态与一低电阻状态间转换,该电路 包括: 一第一参考记忆单元,其处于该高电阻状态,耦接 至该字元线与一第一参考位元线; 一第二参考记忆单元,其处于该低电阻状态,耦接 至该字元线与一第二参考位元线,并可藉该字元线 上的一选取信号选取该记忆单元、该第一参考记 忆单元、以及该第二参考记忆单元; 一电压源,用以施加一预定电压至该位元线、该第 一参考位元线、与该第二参考位元线,以产生反映 该记忆单元之一电阻状态的一输出电流,以及产生 反映该第一参考记忆单元之该高电阻状态的一第 一参考电流,并产生反映该第二参考记忆单元之该 低电阻状态的一第二参考电流; 一组一至数个差动放大器(differential amplifier),经由 该位元线、该第一与该第二参考位元线分别耦接 至该记忆单元与该第一与该第二参考记忆单元,以 提供一表示该输出电流与该第一参考电流之差距 的一第一相差値,以及提供一表示该输出电流与该 第二参考电流之差距的一第二相差値;以及 至少一感测放大器,耦接至该等差动放大器,用以 比较该第一相差値与该第二相差値,以产生表示该 记忆单元之该电阻状态的一数位输出。 21.如申请专利范围第20项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器包括: 一第一差动放大器,用以自该第一参考电流减去该 输出电流或将两者逆向相减,以产生该第一相差値 ;以及 一第二差动放大器,用以自该输出电流减去该第二 参考电流或将两者逆向相减,以产生该第二相差値 。 22.如申请专利范围第20项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器包括: 一第一差动放大器,用以接收该第一参考电流并输 出一零输出; 一第二差动放大器,用以自该输出电流减去该第二 参考电流或将两者逆向相减;以及 一第三差动放大器,用以自该第二参考电流减去该 第一参考电流或将两者逆向相减。 23.如申请专利范围第22项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器更包括: 一第四差动放大器,耦接至该第一与该第二差动放 大器,用以接收该第一与该第二差动放大器之输出 以提供该第二相差値;以及 一第五差动放大器,耦接至该第二与该第三差动放 大器,用以接收该第二与该第三差动放大器之输出 以提供该第一相差値。 24.如申请专利范围第20项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器包括: 一第一差动放大器,用以接收该第二参考电流并输 出一零输出; 一第二差动放大器,用以自该输出电流减去该第一 参考电流或将两者逆向相减;以及 一第三差动放大器,用以自该第二参考电流减去该 第一参考电流或将两者逆向相减。 25.如甲请专利范围第24项所述之用以感测一记忆 单元之输出的电路,其中该组差动放大器更包括: 一第四差动放大器,耦接至该第一与该第二差动放 大器,用以接收该第一与该第二差动放大器之输出 以提供该第一相差値;以及 一第五差动放大器,耦接至该第二与该第三差动放 大器,用以接收该第二与该第三差动放大器之输出 以提供该第二相差値。 26.如申请专利范围第20项所述之用以感测一记忆 单元之输出的电路,其中该记忆单元为一磁阻性随 机存取记忆体(magneto-res stive random access memory, MRAM) 单元、相变化型随机存取记忆体(phase-change random access memory, PRAM)单元、或铁电随机存取记忆体( ferroelectric random access memory, FRAM)单元。 27.如申请专利范围第20项所述之用以感测一记忆 单元之输出的电路,更包括一源极随耦器(source follower),用以控制该电压源以将该预定电压箝制于 一介于0.3V至1.0V的范围间。 28.如申请专利范围第20项所述之用以感测一记忆 单元之输出的电路,其中该感测放大器包括一电流 镜负载(current mirror load),用以将电流信号转换为电 压信号。 图式简单说明: 第1图为传统的感测电路; 第2图为一MRAM单元的截面图; 第3图为根据本发明实施例的增进感测边际之感测 电路; 第4A图为根据本发明另一实施例的增进感测边际 之感测电路; 第4B图为根据本发明又另一实施例的增进感测边 际之感测电路。 |
