| 主权项 |
1.一种积体电路,包括: 一可程式时脉相位差逻辑,用以将一程式化相位差 量施加到由一同步讯号所选取之一时脉讯号的边 缘; 一外部介面;以及 一测试逻辑,耦接至该可程式时脉相位差逻辑及该 外部介面,用以致能该程式化相位差量的程式化及 该同步讯号的控制。 2.如申请专利范围第1项之积体电路,其中该测试逻 辑执行一除错常式,以将该可程式时脉相位差逻辑 程式化,及控制该同步讯号。 3.如申请专利范围第1项之积体电路,其中该测试逻 辑系藉由该外部介面所耦接之一外接晶片测试器, 而能存取该可程式时脉相位差逻辑,以程式化相位 差及控制该同步讯号。 4.如申请专利范围第1项之积体电路,更包括: 一时脉产生器,用以将一主要时脉讯号与一回授时 脉讯号同步化; 一第一可程式时脉相位差逻辑方块,位于该可程式 时脉相位差逻辑并耦接至该时脉产生器,用以接收 一第一同步讯号,并使该主要时脉讯号具有相位差 ,以提供一具相位差之主要时脉讯号; 一时脉分布网路,用以将该具相位差之主要时脉讯 号的复数个副本分布于该积体电路上; 一时脉相位同步节点,用以接收该具相位差之主要 时脉讯号的该些副本,并送回一核心时脉讯号;以 及 一第二可程式时脉相位差逻辑方块,位于该可程式 时脉相位差逻辑并耦接至该时脉产生器,用以接收 一第二同步讯号及该核心时脉讯号,并提供具有补 偿相位差之该回授时脉讯号; 其中,该测试逻辑提供对应于该主要时脉讯号的该 第一同步讯号,以及对应于该核心时脉讯号的该第 二同步讯号。 5.如申请专利范围第4项之积体电路,其中该第一及 第二可程式时脉相位差逻辑方块中的每一个包括: 一可程式相位调整逻辑,耦接为接收一对应同步讯 号,其为该第一及第二同步讯号其中一个,该可程 式相位调整逻辑系用以提供一组显示该程式化相 位差量的延迟位元;以及 一时脉相位差缓冲器,用以接收该组延迟位元及一 输入时脉讯号,该输入讯号为该主要时脉讯号及该 核心时脉讯号其中一个,其中,该时脉相位差缓冲 器将该输入时脉讯号延迟该组延迟位元所决定之 一相位差量。 6.如申请专利范围第5项之积体电路,其中该相位调 整逻辑包括一可程式记忆体,以储存一程式化相位 差値。 7.如申请专利范围第5项之积体电路,其中该时脉相 位差缓冲器包括: 复数个循序耦接的缓冲器,具有接收该输入时脉讯 号之一输入端、至少一中间节点、以及提供一具 相位差时脉讯号的一输出端;以及 至少一阵列的P通道及N通道元件,每一该阵列具有 接收该组延迟位元的复数个输入端,以及至少一输 出端,耦接至该至少一中间节点。 8.如申请专利范围第7项之积体电路,其中该至少一 阵列的P通道及N通道元件中的每一个包括一N通道 阵列,其包括复数个具有浮接源极之二元分布的N 通道元件,其具有接收来自于该组延迟位元之真値 延迟位元的输入端,且具有耦接至该中间节点的一 输出端,该N通道阵列亦包括一P通道阵列,其包括复 数个具有浮接源极之二元分布的P通道元件,其具 有接收来自于该组延迟位元之互补延迟位元的输 入端,且具有耦接至该中间节点的一输出端。 9.如申请专利范围第5项之积体电路,其中该第一及 第二可程式时脉相位差逻辑方块中的每一个更包 括: 一第一组延迟位元,位于该组延迟位元; 一第一时脉相位差缓冲器,用以接收该第一组延迟 位元,并提供一第一具相位差时脉讯号; 一第二组延迟位元,显示一预设相位差値,并提供 由该对应同步讯号所控制之一选择讯号; 一第二时脉相位差缓冲器,用以接收该输入时脉讯 号及该第二组延迟位元,并将该输入时脉讯号延迟 由该第二组延迟位元所决定之一预设相位差量,以 提供一第二具相位差时脉讯号;以及 一选择逻辑,具有接收该第一具相位差时脉讯号之 一第一输入端、接收该第二具相位差时脉讯号之 一第二输入端、接收该选择讯号的一选择输入端 、以及提供一选取之具相位差时脉讯号的一输出 端。 10.如申请专利范围第9项之积体电路,其中: 该第一可程式时脉相位差逻辑方块之该相位调整 逻辑系以一第一相位差値进行程式化;以及 该第二可程式时脉相位差逻辑方块之该相位调整 逻辑系以一第二相位差値进行程式化,以相对于该 预设相位差量,提供与该第一相位差値大小相等且 方向相反之一相位差量。 11.一种除错系统,用以改变一积体电路中一时脉相 位差之可控制数量的时脉周期,该积体电路具有一 外部测试埠,该除错系统包括: 整合于该积体电路上之一时脉控制逻辑,包括: 一延迟方块,用以延迟一第一时脉讯号中一选定数 量的转态,以提供一第二时脉讯号,其中该第二时 脉讯号中每个所选取的转态系依据一第一同步讯 号,而被一预设相位差量与一选取相位差量两者之 一所延迟;以及 一测试逻辑,耦接至该延迟方块,并可经由该外部 测试埠进行存取,其致能动态地控制该第一同步讯 号,且致能动态地程式化该选取相位差量;以及 一晶片测试器,经由该外部测试埠耦接至该测试逻 辑,用以提供该选取相位差量,并控制该第一同步 讯号。 12.如申请专利范围第11项之除错系统,其中该测试 逻辑包括一JTAG逻辑,且该外部测试埠包括一JTAG埠 。 13.如申请专利范围第11项之除错系统,其中该测试 逻辑执行一测试常式,其系下载自提供该选取相位 差量且控制该第一同步讯号之该晶片测试器。 14.如申请专利范围第11项之除错系统,其中该晶片 测试器执行一测试常式,其透过该晶片逻辑,提供 该选取相位差量且控制该第一同步讯号。 15.如申请专利范围第11项之除错系统,其中该时脉 控制逻辑更包括: 一时脉产生器,用以将该第一时脉讯号与一回授时 脉讯号同步化; 一时脉分布网路,依据该第二时脉讯号,分布至少 一第三时脉讯号; 一时脉相位同步节点,用以接收该至少一第三时脉 讯号,并送回一核心时脉讯号;以及 一补偿延迟方块,用以延迟该第一时脉讯号之该选 取转态所对应之该核心时脉讯号的转态,以提供该 回授时脉讯号,其中该核心时脉讯号之每一选取转 态系依据一第二同步讯号,被延迟一预设相位差量 或一补偿相位差量两者之一; 其中,该测试逻辑提供对应于该第一时脉讯号之该 第一同步讯号,以及对应于该核心时脉讯号之该第 二同步讯号。 16.如申请专利范围第15项之除错系统,该补偿相位 差量系该选取相位差量相对于该预设相位差量之 一反向差値。 17.一种藉调整一主要时脉讯号之可控制数量时脉 周期的相位差以除错一积体电路的方法,包括: 提供至少一相位差値至该积体电路; 选取该主要时脉讯号之至少一边缘;以及 根据该至少一相位差値,延迟该主要时脉讯号中一 选取数量的边缘。 18.如申请专利范围第17项之方法,更包括执行一除 错常式,以提供该至少一相位差値,并控制至少一 同步讯号的设定,以选取该主要时脉讯号的边缘。 19.如申请专利范围第18项之方法,更包括以该除错 常式,将晶片上测试逻辑程式化。 20.如申请专利范围第18项之方法,更包括: 经由耦接至晶片上测试逻辑之一测试介面,将一外 部晶片测试器耦接至该积体电路;以及 该执行一除错常式的动作包括在该晶片测试器上 执行该除错常式,以控制该积体电路。 21.如申请专利范围第17项之方法,更包括: 该延迟该主要时脉讯号中一选取数量边缘的动作 包含 相对于一预设相位差量,将该选取边缘提前或延迟 ; 将该主要时脉讯号与一回授时脉讯号同步化; 将该积体电路上之复数个具相位差之主要时脉讯 号分布于一时脉相位同步节点,其会送回一核心时 脉讯号;以及 相对于该预设相位差量,补偿该主要时脉讯号之选 取边缘所对应之该核心时脉讯号的边缘之相位差, 以提供该回授时脉讯号。 22.如申请专利范围第21项之方法,更包括将该主要 时脉讯号之非选取边缘及该核心时脉讯号之非对 应边缘二者都延迟该预设相位差量。 23.如申请专利范围第21项之方法,其中该补偿该些 核心时脉讯号边缘之相位差的动作,包括以相对于 该预设相位差量之一大小相等且方向相反的量,调 整该些边缘。 24.如申请专利范围第21项之方法,更包括: 该提供至少一相位差値至该积体电路的动作包括 将该积体电路上之一第一相位差値及一第二相位 差値程式化; 该延迟该主要时脉讯号中一选取数量边缘的动作 包括依据该第一相位差値,将边缘延迟一相位差量 ;以及 该补偿相位差的动作包括依据该第二相位差値,将 边缘延迟一相位差量。 25.如申请专利范围第24项之方法,其中该补偿相位 差的动作包括调整该第一及第二相位差値,以提供 相对于该预设相位差量之大小相等且方向相反的 相位差量。 图式简单说明: 图1A系绘示一电路的简化方块图,该电路具有二个 代表性的连续逻辑方块,可接收对应的时脉讯号; 图1B系对照显示图1B之电路在同步化之时脉与具相 位差之时脉下运作的时序图; 图2系根据本发明之一示范实施例绘示之包含一时 序除错系统之积体电路(IC)的方块图; 图3系图2中的时脉相位差控制逻辑方块的一范例 实施例之更详细的方块图; 图4系时脉相位差缓冲器之一示范实施例概图,其 用来实施图3中的时脉相位差缓冲器; 图5系绘示图2之选取讯号的时序图,以显示根据本 发明之一实施例,使用时脉相位差控制将EEE CLK0讯 号之选取上升缘延迟的情形; 图6系绘示图2之选取讯号的另一时序图,以显示根 据本发明之一实施例,使用时脉相位差控制将EEE CLK0讯号之选取上升缘提前的情形; 图7系绘示图2之选取讯号的另一时序图,以显示根 据本发明之一实施例,使用时脉相位差控制将EEE CLK0讯号之选取下降缘延迟的情形; 图8系绘示图2之选取讯号的另一时序图,以显示根 据本发明之一实施例,使用时脉相位差控制将EEE CLK0讯号之选取下降缘提前的情形; 图9系绘示图2之选取讯号的另一时序图,以显示根 据本发明之一实施例,使用时脉相位差控制将EEE CLK0讯号之两个相邻边缘提前的情形;以及 图10系根据本发明之一示范实施例,绘示用以除错 图2之IC的时序问题之测试流程图。 |
