| 主权项 |
1.一种半导体积体电路结构,至少包含: 一基材; 复数个二极体,布置于基材中,该些二极体电性串 联; 至少一嵌入区,布置于该基材中,并介于该些二极 体之两个二极体之间;以及 一供应电压节点,电性耦接该嵌入区。 2.如申请专利范围第1项所述之半导体积体电路结 构,其中该复数个二极体系做为一静电放电(ESD)保 护电路。 3.如申请专利范围第1项所述之半导体积体电路结 构,其中任一该二极体包括一n+区与一p+区,并布置 于该基材之一井区中。 4.如申请专利范围第3项所述之半导体积体电路结 构,其中该基材包括一p掺杂基材,而该井区包括一n 井。 5.如申请专利范围第3项所述之半导体积体电路结 构,其中该基材包括一n掺杂基材,而该井区包括一p 井。 6.如申请专利范围第1项所述之半导体积体电路结 构,更包括一保护环,包围该复数个二极体,其中该 保护环电性耦接该供应电压节点。 7.如申请专利范围第1项所述之半导体积体电路结 构,更包括一Vss节点与一Vdd节点,其中该复数个二 极体耦接于该Vss节点与该Vdd节点之间。 8.如申请专利范围第1项所述之半导体积体电路结 构,更包括一输入或输出焊垫与一Vdd节点,其中该 复数个二极体耦接于该Vdd节点与该输入或输出焊 垫之间。 9.如申请专利范围第1项所述之半导体积体电路结 构,更包括一输入或输出焊垫与一Vss节点,其中该 复数个二极体耦接于该Vss节点与该输入或输出焊 垫之间。 10.如申请专利范围第1项所述之半导体积体电路结 构,更包括一第一Vdd节点与一第二Vdd节点,其中该 复数个二极体耦接于该第一Vdd节点与该第二Vdd节 点之间。 11.如申请专利范围第1项所述之半导体积体电路结 构,更包括一第一Vss节点与一第二Vss节点,其中该 复数个二极体耦接于该第一Vss节点与该第二Vss节 点之间。 12.如申请专利范围第1项所述之半导体积体电路结 构,其中该供应电压节点是维持在一接地电位。 13.如申请专利范围第1项所述之半导体积体电路结 构,其中该供应电压节点是维持在一Vdd电位。 14.如申请专利范围第1项所述之半导体积体电路结 构,其中该嵌入区具有小于大约10 m之一宽度。 15.如申请专利范围第1项所述之半导体积体电路结 构,其中该嵌入区具有介于大约0.01m与大约5m 间之一深度。 16.如申请专利范围第6项所述之半导体积体电路结 构,其中该嵌入区与该保护环具有小于大约5 m之 一间距。 17.如申请专利范围第6项所述之半导体积体电路结 构,其中该嵌入区与该保护环具有小于大约2.5至5 m之一间距。 18.如申请专利范围第1项所述之半导体积体电路结 构,其中该任一该二极体是形成于一井区中,以及 其中该井区与该嵌入区具有小于大约5 m之一间 距。 19.如申请专利范围第1项所述之半导体积体电路结 构,其中该任一该二极体是形成于一井区中,以及 其中该井区具有小于大约1m2至大约10000 m2之 一区域。 20.如申请专利范围第1项所述之半导体积体电路结 构,其中该复数个二极体包括至少3个二极体。 21.如申请专利范围第1项所述之半导体积体电路结 构,其中该复数个二极体电性耦接于一Vdd节点与一 核心元件电路之间。 22.如申请专利范围第1项所述之半导体积体电路结 构,其中该复数个二极体电性耦接于一Vdd节点与一 I/O电路之间。 23.如申请专利范围第1项所述之半导体积体电路结 构,其中该复数个二极体电性耦接于一Vss节点与一 核心元件电路之间。 24.如申请专利范围第1项所述之半导体积体电路结 构,其中该复数个二极体电性耦接于一Vss节点与一 I/O电路之间。 25.一种半导体积体电路结构,至少包含: 一第一导电性类型之一半导体区; 一第一井区,形成于该半导体区中,该第一井区经 轻掺杂一第二导电性类型; 一第一重掺杂n区,形成于该第一井区中; 一第一重掺杂p区,形成于该第一井区中,并且和该 第一n区相隔; 一第二井区,形成于该半导体区中,该第二井区经 轻掺杂该第二导电性类型; 一第二重掺杂n区,形成于该第二井区中; 一第二重掺杂p区,形成于该第二井区中,并且和该 第二n区相隔; 一第一嵌入区,布置于介于该第一井区与该第二井 区间之该半导体区中,该第一嵌入区经重掺杂该第 一导电性类型; 一第三井区,形成于该半导体区中,该第三井区经 轻掺杂该第二导电性类型; 一第三重掺杂n区,形成于该第三井区中; 一第三重掺杂p区,形成于该第三井区中,并且和该 第三n区相隔; 一第二嵌入区,布置于介于该第二井区与该第三井 区间之该半导体区中,该第二嵌入区经重掺杂该第 一导电性类型;以及 一保护环区,布置于该半导体区中,并包围该第一 井区、该第二井区和该第三井区,该保护环区经重 掺杂该第一导电性类型。 26.如申请专利范围第25项所述之结构,其中该第一 嵌入区、该第二嵌入区与该保护环区都耦接至一 接地电位。 27.如申请专利范围第25项所述之结构,其中该第一 嵌入区、该第二嵌入区与该保护环区包括一单一 连续掺杂结构。 28.如申请专利范围第25项所述之结构,其中该第一 导电性类型包括p型。 29.如申请专利范围第25项所述之结构,其中该嵌入 区具有小于大约10 m之一宽度。 30.如申请专利范围第25项所述之结构,其中该第一 井区与该嵌入区具有小于大约5 m之一间距。 31.如申请专利范围第25项所述之结构,其中该第一n 区电性耦接该第二p区,以及其中该第二n区电性耦 接该第三p区。 32.如申请专利范围第31项所述之结构,其中该第一p 区电性耦接第一节点,而该第三n区电性耦接一第 二节点,使得该结构包括一二极体串列,用以减小 该第一节点与该第二节点间之过电压差。 33.如申请专利范围第32项所述之结构,其中该第一 节点是一正电源供应节点,而该第二节点是一接地 节点。 34.如申请专利范围第32项所述之结构,其中该第二 节点是一负电源供应节点,而该第一节点是一接地 节点。 35.如申请专利范围第32项所述之结构,其中该第一 节点是一输入或输出节点,而该第二节点是一参考 电压节点。 36.如申请专利范围第32项所述之结构,其中该第一 节点是一参考电压节点,而该第二节点是一输入或 输出节点。 37.如申请专利范围第32项所述之结构,其中该第一 节点是一第一Vss节点,而该第二节点是一第二Vss节 点。 38.如申请专利范围第32项所述之结构,其中该第一 节点是一第一Vdd节点,而该第二节点是一第二Vdd节 点。 39.一种半导体积体电路结构,至少包含: 一第一导电性类型之一半导体区; 一第一井区,形成于该半导体区中,该第一井区经 轻掺杂一第二导电性类型; 一第一重掺杂n区,形成于该第一井区中; 一第一重掺杂p区,形成于该第一井区中,并且和该 第一n区相隔; 一第二井区,形成于该半导体区中,该第二井区经 轻掺杂该第二导电性类型; 一第二重掺杂n区,形成于该第二井区中; 一第二重掺杂p区,形成于该第二井区中,并且和该 第二n区相隔; 一第一导线,位于介于该第一井区与该第二井区间 之该半导体区上,该第一导线电性耦接一参考电压 节点; 一第三井区,形成于该半导体区中,该第三井区经 轻掺杂该第二导电性类型; 一第三重掺杂n区,形成于该第三井区中; 一第三重掺杂p区,形成于该第三井区中,并且和该 第三n区相隔; 一第二导线,位于介于该第二井区与该第三井区间 之该半导体区上,该第二导线电性耦接该参考电压 节点;以及 一第三导线,位于介于该半导体区上,并包围该第 一井区、该第二井区和该第三井区,该第三导线电 性耦接该参考电压节点。 40.如申请专利范围第39项所述之结构,其中该第一 导线、该第二导线与该第三导线包括一单一连续 导线。 41.如申请专利范围第39项所述之结构,其中该第一 导电性类型包括p型。 42.如申请专利范围第39项所述之结构,其中该第一n 区电性耦接该第二p区,以及其中该第二n区电性耦 接该第三p区。 43.如申请专利范围第42项所述之结构,其中该第一p 区电性耦接第一节点,而该第三n区电性耦接一第 二节点,使得该结构包括一二极体串列,用以减小 该第一节点与该第二节点间之过电压差。 44.如申请专利范围第42项所述之结构,其中该第一 节点是一正电源供应节点,而该第二节点是一接地 节点。 45.如申请专利范围第42项所述之结构,其中该第二 节点是一负电源供应节点,而该第一节点是一接地 节点。 46.如申请专利范围第42项所述之结构,其中该第一 节点是一输入或输出节点,而该第二节点是一参考 电压节点。 47.如申请专利范围第42项所述之结构,其中该第一 节点是一参考电压节点,而该第二节点是一输入或 输出节点。 48.如申请专利范围第42项所述之结构,其中该第一 节点是一第一Vss节点,而该第二节点是一第二Vss节 点。 49.如申请专利范围第42项所述之结构,其中该第一 节点是一第一vdd节点,而该第二节点是一第二vdd节 点。 50.一种形成一积体电路之方法,该方法包括: 形成复数个二极体于一基材中; 形成至少一嵌入区于该些二极体之间; 形成导线耦接串联之该些二极体;以及 耦接一接地电位或电源电位至该嵌入区。 51.如申请专利范围第50项所述之方法,其中形成该 些二极体包括: 形成复数个井区于该基材中,其中该些井区是由包 含n井与p井之一群组中来选择; 形成一n+节点于每一该井区中;以及 形成一p+节点于每一该井区中。 52.如申请专利范围第50项所述之方法,其中该基材 包括一p型基材,而该些井区包括n井。 53.如申请专利范围第50项所述之方法,更包括形成 一保护环,以及耦接该保护环至一电源电位或一接 地电位。 54.如申请专利范围第50项所述之方法,其中形成复 数个二极体包括形成至少三个二极体。 图式简单说明: 第1图为传统二极体串列的示意图; 第2图为二极体串列的剖面图; 第3图为在一4个二极体串列中之漏电流现象; 第4图为传统二极体串列之电压-电流特性图; 第5图至第8图为在p型基材中制造二极体串列之中 间阶段的剖面图; 第9图为形成一保护环与嵌入部之另一实施例的剖 面图; 第10图为一保护环与嵌入部的上视图; 第11图为p型基材中之ESD保护电路的示意图; 第12图为n型基材中之ESD保护电路的示意图; 第13图为本发明之二极体串列的电压-电流特性图; 第14图为本发明用于整个晶片设计中的示意图;以 及 第15图为本发明用于电源分离的示意图。 |
