| 主权项 |
1.一种半导体记忆体,其包括第一及第二组记忆体 单元配置,致使在一更新周期中,该第一及第二组 之一组不能执行操作,而该第一及第二组之另一组 的预定数量单元之每个单元的内容则予更新。 2.如申请专利范围第1项之记忆体,其中在两个连续 的更新周期中,更新该第一及第二组各组相同数量 的单元的每个单元之内容,在该两个更新周期之一 更新周期期间,该第一组不能执行操作,而在该两 个更新周期之另一更新周期期间,该第二组不能执 行操作。 3.如申请专利范围第2项之记忆体,其中在该等两个 更新周期结束时,该第一及第二组各有相同数量的 列单元的每个单元之内容获得更新。 4.如申请专利范围第1项之记忆体,其中在各具有一 预定时间周期的预定数量的更新周期中,更新该第 一及第二组各组中沿着所有列单元的各单元内容, 其中在各预定数量的更新周期中,该第一及第二组 之一组不能执行操作。 5.如申请专利范围第1项之记忆体,进一步包括: 一更新位址产生器,耦合以提供一位址至该第一及 第二组之另一组用于选择预定数量的单元;及 一组存取区块,耦合以提供第一及第二存取信号至 该第一及第二组,该第一及第二存取信号之一禁止 存取该第一及第二组之一组,致使在更新周期中, 该第一及第二组之一不能执行操作,及该第一及第 二存取信号之另一信号能存取该第一及第二组之 另一组,以在更新周期中更新各预定数量单元的内 容。 6.如申请专利范围第5项之记忆体,其中该预定数量 单元系为一或更多列的单元及该位址系为一列位 址。 7.如申请专利范围第5项之记忆体,进一步包括一组 选择逻辑,配置以于一输入端子接收一更新要求信 号及回应产生一组选择信号,该更新位址产生器系 配置以接收组选择信号及回应产生位址用于选择 预定数量的单元,及组存取区块系配置以接收组选 择信号及回应产生该第一及第二组存取信号。 8.如申请专利范围第7项之记忆体,其中该更新位址 产生器接收该更新要求信号,用于更新操作中启动 该更新地址产生器。 9.如申请专利范围第7项之记忆体,其中该组选择信 号包括在第一状态的第一选择信号,其间该第一组 在一更新周期中保持不操作,及在第一状态的第二 选择信号,其间该第二组在一更新周期中保持不操 作。 10.如申请专利范围第9项之记忆体,其中该更新位 址产生器接收该第一及第二选择信号及产生一第 一位址以回应该第一选择信号,及一第二位址以回 应该第二选择信号,该第一位址耦合至该第一组及 该第二位址耦合至该第二组。 11.如申请专利范围第10项之记忆体,其中在一更新 周期中,扣果该第一选择信号在该第一状态,则该 第一位址保持不变,但是如果该第一选择信号在一 第二状态则予更新,如果该第二选择信号在该第一 状态,则该第二位址保持不变,但是如果该第二选 择信号在一第二状态则予更新。 12.如申请专利范围第9项之记忆体,其中该组存取 区块接收该第一及第二选择信号及产生该第一存 取信号以回应该第一选择信号,及产生该第二存取 信号以回应该第二选择信号,该第一存取信号耦合 至该第一组及该第二存取信号耦合至该第二组。 13.如申请专利范围第12项之记忆体,其中如果该第 一选择信号在该第一状态,则该第一存取信号禁止 存取该第一组,但如果该第一选择信号在一第二状 态,则启动该第一组中一列存取操作以更新该预定 数量单元的各单元内容,及如果该第二选择信号在 一第一状态,则该第二存取信号禁止存取该第二组 ,但如果该第二选择信号在一第二状态,则启动该 第二组中一列存取操作以更新该预定数量单元的 各单元内容。 14.如申请专利范围第9项之记忆体,其中该组选择 逻辑包括: 一计数器电路配置以接收更新要求信号及回应一 计数信号;及 一解码电路配置以接收该计数信号及回应产生该 第一及第二选择信号。 15.如申请专利范围第14项之记忆体,其中回应各更 新要求信号,该计数器电路更新该计数信号至一新 的二进制状态,及为了回应一第一二进制状态的计 数信号,该解码电路产生一第一状态的第一选择信 号,及为了回应一第二二进制状态的计数信号,该 解码电路产生一第一状态的第二选择位信号。 16.如申请专利范围第9项之记忆体,其中该更新位 址产生器包括: 一组控制区块配置以接收该第一及第二选择信号 及回应产生该第一及第二组控制信号;及 一更新列位址产生器的配置以接收该第一组控制 信号及回应产生一第一位址耦合至该第一组,以用 于选择该第一组的预定数量的单元,及接收该第二 组控制信号及回应产生一第二位址耦合至该第二 组,用于选择该第二组的预定数量的单元。 17.如申请专利范围第16项之记忆体,其中在一更新 周期中,该更新列位址产生器只有更新该第一及第 二位址之一以回应该第一及第二选择信号。 18.如申请专利范围第16项之记忆体,其中该组控制 区块耦合以接收该更新要求信号用于更新操作中 启动该更新位址产生器。 19.如申请专利范围第16项之记忆体,其中该更新列 位址产生器包括: 一第一计数器电路,配置以接收该第一区块控制信 号及回应产生该第一位址于其输出,及 一第二计数器电路,配置以接收该第二区块控制信 号及回应产生该第二位址于其输出, 其中在一更新周期中,只有该第一及第二计数器电 路之一的电路更新其位址输出以回应该第一及第 二组控制信号。 20.如申请专利范围第1项之记忆体,进一步包括一 第三组记忆体单元,其中在更新周期中完成该第三 组的读取操作、写入操作及预充电操作之一。 21.如申请专利范围第1项之记忆体,进一步包括一 第三组记忆体单元,其中在三个连续更新周期中, 更新第一,第二及第三组各组相同数量单元的各单 元内容,及其中在该三个更新周期的各更新周期期 间,至少该第一,第二及第三组之一不能执行操作 。 22.如申请专利范围第1项之记忆体,其中该记忆体 为一DRAM。 23.如申请专利范围第7项之记忆体,其中该更新要 求信号为一自动更新信号产生,以回应一外部提供 至记忆体的更新命令以便启动一更新周期。 24.如申请专利范围第10项之记忆体,其中在一更新 周期中,该更新位址产生器只有更新该第一及第二 位址之一位址及该第一及第二位址之另一位址则 维持如前面更新周期一样。 25.一种半导体记忆体,包括: 第一及第二组记忆体单元,其中在一更新周期中, 该第一及第二组之一组不能执行操作,而该第一及 第二组中之另一组的各预定数量单元的内容则予 更新; 一组选择逻辑,耦合以接收一更新要求信号于一输 入端子上及回应产生一组选择信号; 一更新位址产生器,耦合以接收该组选择信号及回 应提供一第一位址至该第一组及一第二位址至该 第二组,该第一位址及一第二位址之一为该预定数 量单元的位址;及 一组存取区块,耦合以接收该组选择信号及回应提 供一第一存取信号至该第一组及第二存取信号至 该第二组,该第一及第二存取信号之一禁止存取该 第一及第二组之一组,使得在更新周期期间,该第 一及第二组之一组不能执行操作,及该第一及第二 存取信号之另一信号能存取该第一及第二组之另 一组,以在更新周期中更新各预定数量单元的内容 。 26.如申请专利范围第25项之记忆体,其中在一更新 周期中,该更新位址产生器只有更新该第一及第二 位址之一位址及该第一及第二位址之另一位址则 维持如前面更新周期一样。 27.如申请专利范围第25项之记忆体,其中该预定数 量单元系为一或更多列的单元,及该第一及第二位 址系为列位址。 28.如申请专利范围第25项之记忆体,其中在两个连 续更新周期中,更新该第一及第二组各组相同数量 的单元内容,及其中在该两个更新周期之一更新周 期期间,该第一组不能执行操作,而在该两个更新 周期之另一更新周期期间,该第二组不能执行操作 。 29.如申请专利范围第28项之记忆体,其中在两个更 新周期结束时,该第一及第二组各有相同数量的列 单元的内容获得更新。 30.如申请专利范围第28项之记忆体,其中在各具有 一预定时间周期的预定数量的更新周期中,更新该 第一及第二组各组中沿所有列单元的各单元内容, 其中在各预定数量的更新周期中,该第一及第二组 之一组不能执行操作。 31.如申请专利范围第25项之记忆体,其中该更新位 址产生器耦合以接收该更新要求信号,及产生该第 一位址及第二位址的各位址以回应该更新要求信 号及该组选择信号。 32.如申请专利范围第25项之记忆体,其中该组选择 信号包括在第一状态的第一选择信号,其间该第一 组在一更新周期中保持不操作,及在第一状态的第 二选择信号,其间该第二组在一更新周期中保持不 操作。 33.如申请专利范围第32项之记忆体,其中该更新位 址产生器接收该第一及第二选择信号及产生该第 一位址以回应该第一选择信号,及产生该第二位址 以回应该第二选择信号,其中在一更新周期中,如 果该第一选择信号在第一状态,则该第一位址保持 不变,但是如果该第一选择信号在一第二状态则予 更新,及如果该第二选择信号在该第一状态,则该 第二位址保持不变,但是如果该第二选择信号在一 第二状态则予更新。 34.如申请专利范围第32项之记忆体,其中该组存取 区块接收该第一及第二选择信号及产生该第一存 取信号以回应该第一选择信号,及产生该第二存取 信号以回应该第二选择信号,其中如果该第一选择 信号在一第一状态,则该第一存取信号禁止存取该 第一组,但如果该第一选择信号在一第二状态,则 启动该第一组的一列存取操作以更新预定数量单 元的各单元内容,及扣果该第二选择信号在该第一 状态,则该第二存取信号禁止存取该第二组,但如 果该第二选择信号在一第二状态,则启动该第二组 中一列存取操作以更新预定数量单元的各单元内 容。 35.如申请专利范围第32项之记忆体,其中该组选择 逻辑包括: 一计数器电路,配置以接收更新要求信号及回应一 计数信号;及 一解码电路,配置以接收该计数信号及回应产生该 第一及第二选择信号。 36.如申请专利范围第35项之记忆体,其中为了回应 各更新要求信号,该计数器电路更新该计数信号至 一新的二进制状态,及为了回应一第一二进制状态 的计数信号,该解码电路产生一第一状态的第一选 择信号,及为了回应一第二二进制状态的计数信号 ,该解码电路产生一第一状态的第二选择信号。 37.如申请专利范围第35项之记忆体,其中该更新位 址产生器包括: 一组控制区块,配置以接收该第一及第二选择信号 及该更新要求信号,及提供一第一组控制信号以回 应该第一选择信号及该更新要求信号,及提供一第 二组控制信号以回应该第二选择信号及该更新要 求信号;及 一更新列位址产生器,配置以接收该第一组控制信 号及回应产生该第一位址耦合至该第一组,及接收 该第二组控制信号及回应产生该第二位址耦合至 该第二组。 38.如申请专利范围第37项之记忆体,其中在一更新 周期中,该更新列位址产生器只有更新该第一及第 二位址之一以回应该第一及第二选择信号。 39.如申请专利范围第37项之记忆体,其中该更新列 位址产生器包括: 一第一计数器电路,配置以接收该第一组控制信号 及回应产生该第一位址;及 一第二计数器电路,配置以接收该第二组控制信号 及回应产生该第二位址, 其中在一更新周期中,只有该第一及第二计数器电 路之一的电路更新其位址输出以回应该第一及第 二组控制信号。 40.如申请专利范围第25项之记忆体,进一步包括一 第三组记忆体单元,其中在更新周期期间完成该第 三组的读取操作、写入探作及预充电操作之一。 41.如申请专利范围第25项之记忆体,进一步包括一 第三组,其中在三个连续更新周期中,更新该第一 、第二及第三组各组相同数量单元的各单元内容, 及在该三个更新周期之各一更新周期期间,至少该 第一、第二及第三组之一组不能执行操作。 42.如申请专利范围第25项之记忆体,其中该记忆体 为一DRAM。 43.如申请专利范围第25项之记忆体,其中该更新要 求信号为一自动更新信号产生,以回应一外部提供 至记忆体的更新命令以便启动一更新周期。 44.一种操作具有第一及第二组记忆体单元的半导 体记忆体之方法,该方法包括: 在一更新周期中,更新该第一及第二组中之一组的 预定量单元的各单元内容,同时该第一及第二组中 之另一组则不能执行操作。 45.如申请专利范围第44项之方法,进一步包括: 在两个连续更新周期中,更新该第一及第二组各组 相同数量单元的各单元内容,其中在该两个更新周 期之一更新周期期间,该第一组不能执行操作,而 在该两个更新周期之另一更新周期期间,该第二组 不能执行操作。 46.如申请专利范围第45项之方法,其中在该两个更 新周期结束时,该第一及第二组各有相同数量的单 元列的各单元内容获得更新。 47.如申请专利范围第44项之方法,进一步包括: 执行预定数量的更新周期各具有一预定时间周期, 致使更新该第一及第二组各组中所有列各单元的 内容,其中在各预定数量的更新周期中,该第一及 第二组之一组不能执行操作。 48.如申请专利范围第44项之方法,其中该记忆体包 括一更新位址产生器及一组存取区块,该方法进一 步包括: 该更新位址产生器提供一位址至该第一及第二组 之一用于在该更新周期中选择该预定数量的单元; 及 该组存取区块提供第一及第二存取信号至该第一 及第二组,该第一及第二存取信号之一禁止存取该 第一及第二组之另一组,致使在该更新周期中,该 第一及第二组之另一组不能执行操作,及该第一及 第二存取信号之另一信号启动存取该第一及第二 组之一组,以更新该更新周期中该预定数量单元的 各单元内容。 49.如申请专利范围第48项之方法,其中该预定数量 单元系为一或更多列的单元。 50.如申请专利范围第48项之方法,其中该记忆体进 一步包括一组选择逻辑,该方法进一步包括: 该组选择逻辑产生一组选择信号以回应一更新要 求信号; 该更新位址产生器产生该位址用于选择该预定数 量的单元以回应该组选择信号;及 该组存取区块产生该第一及第二组存取信号以回 应该组选择信号。 51.如申请专利范围第50项之方法,进一步包括启动 该更新位址产生器以回应该更新要求信号。 52.如申请专利范围第50项之方法,其中该组选择信 号包括在第一状态的第一选择信号,其间该第一组 在一更新周期中保持不操作,及在第一状态的第二 选择信号,其间该第二组在一更新周期中保持不操 作。 53.如申请专利范围第52项之方法,进一步包括: 该更新位址产生器产生一第一位址以回应该第一 选择信号,及一第二位址以回应该第二选择信号, 该第一位址耦合至该第一组及该第二位址耦合至 该第二组。 54.如申请专利范围第53项之方法,其中在一更新周 期中,如果该第一选择信号在该第一状态,则该第 一位址保持不变,但是如果该第一选择信号在一第 二状态则予更新,及如果该第二选择信号在该第一 状态,则该第二位址保持不变,但是如果该第二选 择信号在一第二状态则予更新。 55.如申请专利范围第52项之方法,进一步包括: 该组存取区块产生该第一存取信号以回应该第一 选择信号,及产生该第二存取信号回应该第二选择 信号,该第一存取信号耦合至该第一组及该第二存 取信号耦合至该第二组。 56.如申请专利范围第55项之方法,进一步包括: 如果该第一选择信号在该第一状态,则该第一存取 信号禁止存取该第一组,及如果该第一选择信号在 一第二状态,则启动该第一组中一列存取操作以更 新预定数量单元的各单元内容;及 如果该第二选择信号在该第一状态,则该第二存取 信号禁止存取该第二组,及如果该第二选择信号在 一第二状态,则启动该第二组中一列存取操作以更 新预定数量单元的各单元内容。 57.如申请专利范围第52项之方法,其中该组选择逻 辑包括一计数器电路及一解码电路,该方法进一步 包括: 该计数器电路产生一计数信号以回应该更新要求 信号;及 该解码电路产生该第一及第二选择信号以回应该 计数信号。 58.如申请专利范围第57项之方法,进一步包括: 该计数器电路更新该计数信号至一新的二进制状 态以回应各更新要求信号;及 该解码电路产生一第一状态的第一选择信号以回 应第一二进制状态的计数信号,及产生第一状态的 第二选择位信号以回应第二二进制状态的计数信 号。 59.如申请专利范围第52项之方法,其中该更新位址 产生器包括一组控制区块及一更新列位址产生器, 该方法进一步包括: 该组控制区块产生第一及第二组控制信号以回应 该第一及第二选择信号;及 该更新列位址产生器产生一第一位址以回应该第 一组控制信号用于选择该第一组的预定数量的单 元,及一第二位址以回应该第二组控制信号用于选 择该第二组的预定数量的单元。 60.如申请专利范围第59项之方法,进一步包括: 在一更新周期中,只有更新该第一及第二位址之一 以回应该第一及第二选择信号。 61.如申请专利范围第59项之方法,进一步包括: 启动该更新列位址产生器以回应更新周期中接收 的该更新要求信号。 62.如申请专利范围第59项之方法,其中该更新列位 址产生器包括第一及第二计数器电路,该方法进一 步包括: 产生该第一位址以回应该第一区块控制信号; 产生该第二位址以回应该第二区块控制信号;及 在一更新周期中,只有更新该第一及第二位址之一 以回应该第一及第二选择信号。 63.如申请专利范围第44项之方法,其中该记忆体进 一步包括一第三组记忆体单元,该方法进一步包括 : 在该更新周期期间,执行该第三组的读取操作,写 入操作,及预充电操作之一。 64.如申请专利范围第44项之方法,其中该记忆体进 一步包括一第三组记忆体单元,该方法进一步包括 : 在三个连续更新周期中,更新该第一,第二及第三 组各组相同数量单元的各单元内容,其中在该三个 更新周期之各一更新周期期间,至少该第一、第二 及第三组之一组不能执行操作。 65.如申请专利范围第44项之方法,其中该记忆体为 一DRAM。 66.如申请专利范围第48项之方法,其中该位址为一 列位址。 67.如申请专利范围第50项之方法,其中该更新要求 信号为一自动更新信号,该方法进一步包括: 产生该更新要求信号以回应外部提供至该记忆体 的更新命令以启动一更新周期。 68.如申请专利范围第53项之方法,进一步包括: 在一更新周期中,更新该第一及第二位址之一位址 ,该第一及第二位址之另一位址则维持如先前更新 周期中相同的位址一样。 图式简单说明: 图1显示根据本发明的一示范性具体实施例选择一 DRAM组的方法; 图2a为一方块图显示根据本发明的一具体实施例 完成一更新操作的更新电路的一部份; 图2b根据本发明的一具体实施例显示图2a方块图的 详细解说; 图3为一时序图用来解释图2方块图的操作; 图4为一方块图及一表显示根据本发明具体实施例 之组及字元线的选择方法。 |
