| 主权项 |
1.一种记忆体晶胞,至少包含: 一半导体基材; 一位于该半导体基材中之隔离区域,其中该隔离区 域包括深入至该半导体基材中之沟渠; 至少部分环绕该沟渠之侧壁; 至少一位于该隔离区域的该沟渠中之半导体结构; 一位于该隔离区域的该沟渠中之介电层,且该介电 层设置于该半导体结构与该侧壁之间;以及 一位于该半导体基材上方之闸极结构。 2.如申请专利范围第1项所述之记忆体晶胞,其中该 闸极结构的材质至少包含金属。 3.如申请专利范围第1项所述之记忆体晶胞,其中该 闸极结构的材质至少包含多晶矽。 4.如申请专利范围第1项所述之记忆体晶胞,其中该 半导体结构的材质至少包含掺杂的矽材质。 5.如申请专利范围第4项所述之记忆体晶胞,其中该 掺杂矽材质系为第一导电型,且该闸极结构系为与 该第一导电型的电性相反之第二导电型。 6.如申请专利范围第5项所述之记忆体晶胞,其中该 第一导电型系为p型,且该第二导电型系为n型。 7.如申请专利范围第5项所述之记忆体晶胞,其中该 第一导电型系为n型,且该第二导电型系为p型。 8.如申请专利范围第1项所述之记忆体晶胞,其中该 介电层的厚度介于5至50埃之间。 9.如申请专利范围第8项所述之记忆体晶胞,其中该 介电层的材质至少包含高介电常数材质,且该高介 电常数材质系选自氮化矽、氧化铝、氧化铪、矽 酸铪、氧化锆、矽酸锆、五氧化二钽、氧化镧、 氧化钆、氧化钇以及钛酸锶所组成的族群。 10.如申请专利范围第8项所述之记忆体晶胞,其中 该介电层的材质至少包含氧化矽。 11.如申请专利范围第1项所述之记忆体晶胞,其中 该半导体结构具有一第一上表面以及该半导体基 材具有第二上表面,且该第一上表面低于该第二上 表面。 12.如申请专利范围第1项所述之记忆体晶胞,其中 该闸极结构由部分该半导体结构向上堆叠延伸。 13.如申请专利范围第1项所述之记忆体晶胞,其中 该半导体结构系为导电结构。 14.如申请专利范围第13项所述之记忆体晶胞,其中 该导电结构的材质至少包含金属或是金属合金。 15.如申请专利范围第13项所述之记忆体晶胞,其中 该导电结构的材质至少包含矽化金属。 16.如申请专利范围第15项所述之记忆体晶胞,其中 该矽化金属的金属成分系选自钴、钛、镍、钯、 铂、铬、钼、钽以及钨所组成的族群。 17.如申请专利范围第13项所述之记忆体晶胞,其中 该导电结构的材质系选自氮化金属、矽化金属以 及氮氧化金属所组成的族群。 18.如申请专利范围第17项所述之记忆体晶胞,其中 该导电结构的成分系选自钴、钛、镍、钯、铂、 铬、钼、钽以及钨所组成的族群。 19.一种制造记忆体晶胞的方法,至少包含下列步骤 : 提供一半导体基材; 形成一沟渠; 形成一侧壁; 形成一介电层; 于该沟渠中形成至少一半导体结构,且该半导体结 构邻接于该侧壁,其中该介电层位于该半导体结构 与该侧壁之间; 形成一闸介电层于该半导体基材以及该半导体结 构上; 形成一闸极结构于该闸介电层上;以及 形成一掺杂区域,以作为汲极接面。 20.如申请专利范围第19项所述之方法,其中该沟渠 系为浅沟渠隔离结构。 21.如申请专利范围第20项所述之方法,其中形成该 浅沟渠隔离结构的步骤至少包含下列步骤: 蚀刻该半导体基材,以形成该沟渠; 沉积氧化物于该沟渠中;以及 进行化学机械研磨制程,以移除一部分的该氧化物 。 22.如申请专利范围第19项所述之方法,其中形成该 半导体结构于该沟渠之步骤中,至少包含下列步骤 : 沉积多晶矽材质;以及 回蚀一部分的该多晶矽材质。 23.如申请专利范围第22项所述之方法,其中该多晶 矽材质至少包含掺杂多晶矽。 24.如申请专利范围第22项所述之方法,其中形成该 掺杂区域的步骤中系于沉积该多晶矽材质的步骤 之前,先对该侧壁进行掺杂。 25.如申请专利范围第24项所述之方法,更包含对该 多晶矽进行掺杂,使掺杂的该多晶矽之电性与该侧 壁的电性相反。 26.如申请专利范围第19项所述之方法,更包含形成 一介电层,其中该介电层位于该半导体结构与该侧 壁之间。 27.如申请专利范围第26项所述之方法,其中该介电 层的材质至少包含氧化矽。 28.如申请专利范围第26项所述之方法,其中该介电 层的介电常数系为大于3之高介电常数材质。 29.如申请专利范围第19项所述之方法,其中该闸介 电层的材质至少包含氧化矽。 30.如申请专利范围第19项所述之方法,其中该闸介 电层系为介电常数大于3之高介电常数材质。 31.如申请专利范围第19项所述之方法,其中该闸极 结构以及该掺杂区域系为第一导电型,且该半导体 结构系为与该第一导电型的电性相反之第二导电 型。 32.如申请专利范围第31项所述之方法,其中该第一 导电型系为n型,且该第二导电型系为p型。 33.如申请专利范围第31项所述之方法,其中该第一 导电型系为p型,且该第二导电型系为n型。 34.如申请专利范围第19项所述之方法,其中形成该 半导体结构至少包含下列步骤: 沉积一导电材质;以及 回蚀一部分的该导电材质。 35.如申请专利范围第34项所述之方法,其中该导电 材质至少包含金属。 36.如申请专利范围第35项所述之方法,其中该导电 材质至少包含矽化金属。 37.如申请专利范围第36项所述之方法,其中该矽化 金属的金属成分系选自钴、钛、镍、钯、铂、铬 、钼、钽以及钨所组成的族群。 38.如申请专利范围第35项所述之方法,其中该导电 材质系选自氮化金属、矽化金属以及氮氧化金属 所组成的族群。 39.如申请专利范围第38项所述之方法,其中该导电 材质的金属成分系选自钴、钛、镍、钯、铂、铬 、钼、钽以及钨所组成的族群。 40.一种操作DRAM晶胞的方法,至少包含下列步骤: 利用载子的累积以及空乏效应使一侧壁形成偏压; 藉由穿隧一介电层,使一非绝缘结构形成充电以及 放电的状态; 使电荷保存在该非绝缘结构上;以及 藉由感测一读取电流,以读取该晶胞的资料内容。 41.如申请专利范围第40项所述之操作方法,其中该 穿隧步骤系为直接穿透该介电层之步骤。 42.如申请专利范围第41项所述之操作方法,其中该 介电层的材质至少包含氧化矽。 43.如申请专利范围第41项所述之操作方法,其中该 介电层的介电常数系为大于3之高介电常数材质。 44.如申请专利范围第40项所述之操作方法,在使电 荷保存在该非绝缘结构上之步骤中,该非绝缘结构 以及该侧壁的能带处于平带状态。 45.如申请专利范围第40项所述之操作方法,其中该 读取电流系为闸极引发汲极漏电流(GIDL)。 46.如申请专利范围第45项所述之操作方法,其中该 闸极引发汲极漏电流(GIDL)系利用该非绝缘结构以 及该侧壁之间的电场来形成。 47.一对邻接的记忆体晶胞,至少包含: 一第一导电型之半导体基材,且该半导体基材具有 一上表面; 一位于该半导体基材中之隔离区域,其中该隔离区 域包括由该上表面深入至该半导体基材之沟渠、 邻接于该沟渠的第二导电型之第一侧壁、以及邻 接于该沟渠的第二导电型之第二侧壁; 一位于该隔离区域的该沟渠中之绝缘层; 一第一导电型之第一半导体结构,该第一半导体结 构位于该隔离区域的该沟渠中,且该第一半导体结 构的侧边邻接于该第一侧壁以及该绝缘层上方之 基底; 一第一导电型之第二半导体结构,该第二半导体结 构位于该隔离区域的该沟渠中,且该第二半导体结 构的侧边邻接于该第二侧壁以及该绝缘层上方之 基底; 一位于该隔离区域的该沟渠中之第一介电层,且该 第一介电层设置于该第一半导体结构的该侧边与 该沟渠的该第一侧壁之间; 一位于该隔离区域的该沟渠中之第二介电层,且该 第二介电层设置于该第二半导体结构的该侧边与 该沟渠的该第二侧壁之间; 一位于该半导体基材中的第二导电型之第一汲极 接面; 一位于该半导体基材中的第二导电型之第二汲极 接面; 一第一通道,连接于该第一汲极接面以及该隔离区 域的第一侧壁; 一第二通道,连接于该第二汲极接面以及该隔离区 域的第二侧壁; 一位于该第一通道上方的第一闸氧化层; 一位于该第二通道上方的第二闸氧化层; 一位于该第一闸氧化层上方的第二导电型之第一 闸极结构,其中该第一闸极结构堆叠在该第一通道 以及一部份的该第一半导体基材上;以及 一位于该第二闸氧化层上方的第二导电型之第二 闸极结构,其中该第二闸极结构堆叠在该第二通道 以及一部份的该第二半导体基材上。 48.一种动态随机存取记忆体晶胞,至少包含: 一第一导电型之半导体基材,且该半导体基材具有 一上表面; 一位于该半导体基材中之隔离区域,其中该隔离区 域包括第二导电型之侧壁,该侧壁用以定义一部分 由该上表面深入至该半导体基材之沟渠; 一位于该隔离区域的该沟渠中之绝缘层; 一第一导电型之非绝缘结构,该非绝缘结构位于该 隔离区域的该沟渠中,且该非绝缘结构设有一侧边 以及一基底,其中该基底位于该绝缘层上方; 一位于该隔离区域的该沟渠中之介电层,且该介电 层介于该非绝缘结构与该沟渠的侧壁之间; 一位于该半导体基材的第二导电型之汲极接面; 一通道,连接于该汲极接面以及该隔离区域的该侧 壁; 一位于该通道上方的闸氧化层;以及 一位于该闸氧化层上方的第二导电型之闸极结构, 其中该闸极结构堆叠在该通道以及一部份的该非 绝缘结构上。 49.如申请专利范围第48项所述之动态随机存取记 忆体晶胞,其中该绝缘层至少包含以电浆制程所形 成的氧化矽。 50.如申请专利范围第48项所述之动态随机存取记 忆体晶胞,其中该绝缘层至少包含氮化矽。 图式简单说明: 第1图系绘示依据本发明之第一实施例之DRAM晶胞 的剖视图。 第2图系绘示依据本发明之第1图的记忆体晶胞之 平面视图。 第3A及3B图系绘示依据本发明之第1图的记忆体晶 胞处于写入状态之能量带的示意图。 第4A及4B图系绘示依据本发明之第1图的记忆体晶 胞处于读取状态之能量带的示意图。 第5A及5B图系绘示依据本发明之第1图的记忆体晶 胞处于电荷保存状态之能量带的示意图。 第6A-6F图系绘示依据本发明所述之一种方法来制 造第1图的记忆体晶胞之剖视图。 第7图系绘示依据本发明之第二实施例之DRAM晶胞 的剖视图。 第8图系绘示依据本发明之第三实施例之DRAM晶胞 的剖视图。 第9图系绘示依据本发明之第8图的记忆体晶胞之 平面视图。 第10A-10Q图系绘示依据本发明所述之另一种方法来 制造第8图的记忆体晶胞之剖视图。 |
