| 主权项 |
1.一种积体电路的制造方法,包括下列步骤: 提供具有核心区域(502)及周边区域(504)的半导体基 板(506); 在该核心区域(502)内,沉积电荷陷阱介电材料(510): 在该周边区域(504)内,沉积闸极介电材料(522): 在该半导体基板(506)之该核心区域(502)而非在该周 边区域(504)形成位元线(518); 形成字线-闸极材料(524); 在该核心区域(502)而非在该周边区域(504),将掺杂 物植入该字线-闸极材料(524); 形成字线(528)及闸极(530);以及 在该周边区域(504)而非在该核心区域(502),将源极/ 汲极接面植入该闸极(530)周围之该半导体基板(506) 并将闸极(530)掺杂植入物植入该闸极(530)。 2.如申请专利范围第1项之积体电路的制造方法,其 中: 在该核心区域(502)将掺杂物植入该字线-闸极材料( 524)的步骤,以及将源极/汲极接面与掺杂植入物植 入该闸极(530)的步骤,系使用同型的掺杂物。 3.如申请专利范围第1项之积体电路的制造方法,包 括: 在该半导体基板(506)之中植入阈値调整掺杂植入 物(508)。 4.如申请专利范围第1项之积体电路的制造方法,包 括: 使用第一型的掺杂物植入阈値调整掺杂植入物(508 );且其中: 将掺杂物植入该字线闸极材料(524)的步骤以及对 该闸极(530)进行植入的步骤,系使用不同于第一型 掺杂物的第二型掺杂物。 5.如申请专利范围第1项之积体电路的制造方法,其 中: 提供该半导体基板(506)的步骤系指提供具有第一 型掺杂物的基板;以及 将掺杂物植入该字线闸极材料(524)的步骤以及对 该闸极(530)进行植入的步骤,系使用不同于第一型 掺杂物的第二型掺杂物。 6.如申请专利范围第1项之积体电路的制造方法,其 中: 提供该半导体基板(506)的步骤系指提供具有第一 型掺杂物的基板;以及 形成该位元线(518)的步骤系使用不同于第一型掺 杂物的第二型掺杂物。 7.如申请专利范围第1项之积体电路的制造方法,其 中该电荷陷阱材料(510)系由以下材料所构成: 第一介电材料(512), 在该第一介电材料(512)上之电荷陷阱材料(514),以 及 在该电荷陷阱材料(514)上之第二介电材料(516)。 8.一种积体电路的制造方法,包括下列步骤: 提供具有核心区域(502)及周边区域(504)的矽基板( 506): 在该核心区域(502)内,该矽基板(506)之上,沉积电荷 陷阱介电层(510); 在该周边区域(504)内,该矽基板(506)之上,沉积闸极 介电层(522); 在该矽基板(506)之中植入位元线(518); 在该电荷陷阱介电层(510)及该闸极介电层(522)之上 沉积字线-闸极层(524); 在该字线-闸极层(524)上形成周边光阻层(526),以覆 盖该周边区域(504); 在该核心区域(502)之内将掺杂物植入该字线-闸极 层(524)以形成字线(528)植入物; 移除该周边光阻层(526); 形成具有该字线(528)植入物之字线(528)与形成闸极 (530): 在该字线(528)与该闸极(530)周围形成间隔件; 在该字线(528)与该闸极(530)之上形成核心光阻层( 536),以覆盖该核心区域(502); 将源极/汲极接面植入该闸极(530)周围之间隔件周 围的该矽基板(506),并将闸极(530)掺杂植入物植入 该闸极(530);以及 移除该核心光阻层(536)。 9.如申请专利范围第8项之积体电路的制造方法,其 中: 在该核心区域(502)以掺杂物植入该字线-闸极层(524 )的步骤,以及将源极/汲极接面与掺杂植入物植入 该闸极(530)的步骤,系使用同型的掺杂物。 10.如申请专利范围第8项之积体电路的制造方法, 包括: 在该矽基板(506)之中植入阈値调整掺杂植入物(508) 。 图式简单说明: 第1图系根据本发明之MirrorBit快闪EEPROM之平面图。 第2图系第1图之MxN阵列核心之一部份的电路示意 图。 第3图系第1图之MxN阵列核心之一部份以及周边闸 极的平面图。 第4图系第3图中沿着线4--4的记忆胞之等尺寸剖面 图。 第5图系依照本发明之已经过部份处理的EEPROM之剖 面图。 第6图系字线-闸极层沉积完成后,且在植入掺杂物 期间,第5图之结构图。 第7图系字线及闸极形成之后,第6图之结构图。 第8图系保角间隔层沉积完成后,第7图之结构图。 第9图系保角停止层蚀刻完成后,第8图之结构图。 第10图系在重掺杂物植入过程期间,第9图之结构图 。 第11图系依照本发明之一个简化的流程图。 |
