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Ein Halbleiterspeichermodul (MP) weist einen Steuerchip (SC), der verschiedene Speicherchips (U1, ..., U36) ansteuert, auf. Die Speicherchips sind über einen Steuertaktbus (CLKB1) in einer Loop Fly-by-Topologie mit dem Steuerchip (SC) verbunden. Die Speicherchips sind auf der Modulplatine derart angeordnet, dass jeweils Speicherchips (U1, U8) verschiedener Ranke (G1, G2) nebeneinander an den Steuertaktbus (CLKB1) angeschlossen sind. Ein Datentaktbus (DB1) zur Führung eines Datentaktsignals (DQS1) verbindet jeweils gemäß einer Point-to-Point-Topologie einen Speicherchip verschiedener Ranke mit dem Steuerchip (SC). Bei dem Halbleiterspeichermodul wird es ermöglicht, die Laufzeit eines Steuertaktsignals (CLK1) auf dem Steuertaktbus (CLKB1) an die Laufzeit des Datentaktsignals (DQS1) auf dem Datentaktbus (DB1) anzupassen.
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