DRAM中用于DDR1及DDR2操作模式之每I/O线2位元写入资料滙流排TWO-BIT PER I/O LINE WRITE DATA BUS FOR DDR1 AND DDR2 OPERATING MODES IN A DRAM

摘要

本发明提供一种用于积体电路记忆体之资料汇流排电路，包括用于将记忆体与I／O区块连接之每I／O垫4位元汇流排，但是仅将每I／O两位元用于写入，而每I／O垫4位元用于读取。在输入资料闪控讯号之每个下降边缘时，可经由汇流排传输后两个位元，故毋须精确地计数输入资料闪控脉冲。此外，该资料汇流排电路可相容于DDR1及DDR2操作模式。