| 主权项 |
1.一种万用序列滙流排快闪记忆体积体电路,将一 控制器与至少一个储存式快闪记忆体晶片封装成 一颗积体电路,用以控制主机和快闪记忆体装置之 间的命令和数据;其封装的脚位包含: 该万用序列滙流排(USB),用以将万用序列滙流排快 闪记忆体积体电路连接至具万用序列滙流排(USB) 之主机; 该储存式快闪记忆体扩充介面脚位,使得万用序列 滙流排快闪记忆体积体电路可以再外接储存式快 闪记忆体以增加容量;及该USB控制器的输入/输出 控制脚位,使得万用序列滙流排快闪记忆体积体电 路可以做其他应用。 2.如申请专利范围第1项所述之万用序列滙流排快 闪记忆体积体电路,进一步地包含了输入/输出控 制介面,提供系统需要进行其他的输入/输出控制 。 3.如申请专利范围第1项所述之万用序列滙流排快 闪记忆体积体电路,进一步地包含了一个具快闪记 忆体扩充介面之脚位,以延伸万用序列滙流排快阀 记忆体积体电路之记忆体大小。 4.如申请专利范围第1项所述之万用序列滙流排快 闪记忆体积体电路,进一步地包含了一系统缓冲区 ,提供主机和快闪记忆体装置之间的缓冲。 5.如申请专利范围第1项所述之万用序列滙流排快 闪记忆体积体电路,进一步地包含了一个状态机器 ,为系统缓冲区建立读取和写入时序。 6.如申请专利范围第1项所述之万用序列滙流排快 闪记忆体积体电路,进一步地包含了一个错误更正 代码(ECC)电路,以便在数据写入快闪记忆体装置时 编码ECC,以及当读取快闪记忆体装置的数据时解码 ECC。 7.如申请专利范围第6项所述之万用序列滙流排快 闪记忆体积体电路,其中ECC电路进一步地包含了当 发生并更正错误时,无效数据位址之判断。 8.如申请专利范围第1项所述之万用序列滙流排快 闪记忆体积体电路,其中进一步地包含了一快闪记 忆体介面,以控制送到至少一快闪记忆体之读取和 写入命令。 9.如申请专利范围第1项所述之万用序列滙流排快 闪记忆体积体电路,其中快闪记忆体晶片、控制器 为一单晶片设计,用以缩小快闪记忆体储存装置之 整体体积。 10.如申请专利范围第1项所述之万用序列滙流排快 闪记忆体积体电路,进一步包含了一微处理器,以 执行主机具有参数之命令。 11.如申请专利范围第10项所述之万用序列滙流排 快闪记忆体积体电路,其中控制器为控制主机和快 闪记忆体装置之间的命令和数据,以及管理至少一 快闪记忆体中的数据,其中控制器进一步地包含了 : 一微处理器,以执行主机具有参数之命令; 一系统缓冲区,提供主机和快闪记忆体装置之间的 缓冲;万用序列滙流排快闪记忆体积体电路,其中 万用序列滙流排快闪记忆体积体电路之状态机器 为系统缓冲区建立读取和写入时序。 12.如申请专利范围第1项所述之万用序列滙流排快 闪记忆体积体电路,其中控制器为一不需要外部随 机存取记忆体(RAM)或唯读记忆体(ROM)的单晶片设计 。 13.一种万用序列滙流排快闪记忆体积体电路,包含 : 一个万用序列滙流排(USB)用以将万用序列滙流排 快闪记忆体积体电路连接至主机; 至少一个快闪记忆体模组,以储存数据; 一快闪记忆体介面,以控制送到至少一快闪记忆体 模组之读取和写入命令; 一快闪记忆体扩充介面,将万用序列滙流排快闪记 忆体积体电路连接至延伸的记忆体上; 一万用序列滙流排介面,作为主机和快闪记忆体介 面之间的介面;以及一个控制器,用以控制主机和 万用序列滙流排快闪记忆体积体电路之间的命令 和数据,以及管理至少一快闪记忆体中的数据,其 中控制器进一步地包含了: 一系统缓冲区,提供万用序列滙流排介面和快闪记 忆体介面之间的缓冲; 一微处理器,以读取系统缓冲区的命令和参数,并 执行具参数之命令;以及一个状态机器,为系统缓 冲区建立读取和写入时序。 14.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中控制器控制数据往返主 机之传输。 15.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中控制器控制一万用序列 滙流排介面。 16.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中控制器接收来自主机的 命令。 17.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中控制器提供状态给主机 。 18.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中微处理器读取系统缓冲 区的命令和参数。 19.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中微处理器执行具参数之 命令。 20.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中微处理器一面接收主机 的数据或将数据传输至主机,一面管理并将位址映 射至系统缓冲区。 21.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中微处理器为快闪记忆体 模组管理,如拭除、程式或读取等命令。 22.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中微处理器依据控制器之 演算法执行位址方法。 23.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中微处理器管理系统缓冲 区位址。 24.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,其中微处理器进一步地包含 : 一用以储存控制器程式代码的唯读记忆体(ROM); 以及一供控制器于执行命令时使用之随机存取记 忆体(RAM)。 25.如申请专利范围第13项所述之万用序列滙流排 快闪记忆体积体电路,进一步地包含了一快闪记忆 体扩充介面,以延伸万用序列滙流排快闪记忆体积 体电路之记忆体。 图式简单说明: 第一图 系依据此项发明具体形式显示出来的万用 序列滙流排快闪记忆体积体电路布局示意图。 第二图 系依据此项发明具体形式显示出来的万用 序列滙流排快闪记忆体积体电路控制器示意图。 第三图 系依据此项发明具体形式显示出来的万用 序列滙流排快闪记忆体积体电路之系统架构区块 示意图。 第四图 系依据此项发明具体形式显示出来的各式 各样作业系统之万用序列滙流排协定应用流程示 意图。 第五图 系依据此项发明具体形式显示出来实作于 万用序列滙流排快闪记忆体积体电路中万用序列 滙流排协定的表列参数。 第六图 系依据此项发明具体形式显示出来万用序 列滙流排快闪记忆体积体电路之写入程序流程。 第七图 系依据此项发明具体形式显示出来万用序 列滙流排快闪记忆体积体电路之读取程序流程。 第八图 系依据此项发明具体形式显示出来将数据 写入新区块的区块示意图。 第九图 系依据此项发明具体形式显示出来写入额 外页次之数据的区块示意图。 第十图 系依据此项发明具体形式显示母和子技术 之区块示意图。 第十一图 系依据此项发明具体形式显示逻辑与实 体位址映射表之示意图。 第十二图 系依据此项发明具体形式显示起始指标 和尾端指标作业之示意图。 第十三图 系依据此项发明具体形式显示未写入之 前的逻辑与实体位址映射表示意图。 第十四图 系依据此项发明具体形式显示起始指标 和尾端指标作业之示意图。 第十五图 系依据此项发明具体形式显示之命令封 包架构示意图。 |
