| 主权项 |
1.一种有理数倍频电路,用以接收多数个输入讯号, 其中该些输入讯号具有第一频率且互为不同相位, 以及输出至少一倍频讯号,该有理数倍频电路包括 : 一除频器组,用以接收该些输入讯号,并且将其除 频后输出具有第二频率且不同相位之多数个除频 讯号; 一第一相位合成器组,耦接该除频器组,用以将该 些除频讯号合成为多数个第一脉冲周期讯号; 一第二相位合成器组,用以接收并且将该些输入讯 号合成为多数个第二脉冲周期讯号; 一加法器,耦接该第一相位合成器组以及该第二相 位合成器组,用以依照欲产生之频率倍数将对应之 该些第一脉冲周期讯号以及该些第二脉冲周期讯 号相加,以合成并且输出该倍频讯号。 2.如申请专利范围第1项所述之有理数倍频电路,其 中该些输入讯号之相位差各为一预设相位差,以及 该些除频讯号之相位差为该预设相位差。 3.如申请专利范围第2项所述之有理数倍频电路,其 中依照该预设相位差产生具有一第一责任周期之 该第一脉冲周期讯号。 4.如申请专利范围第2项所述之有理数倍频电路,其 中依照该预设相位差产生具有一第二责任周期之 该第二脉冲周期讯号。 5.如申请专利范围第1项所述之有理数倍频电路,其 中该第一相位合成器组以及该第二相位合成器组 各自包括多数个相位合成器,每一个该些相位合成 器包括: 一互斥或(XOR)闸,接收该些除频讯号其中之两讯号, 并将讯号做互斥或(XOR)逻辑运算输出;以及 一及(AND)闸,用以将该互斥或闸所接收之两讯号其 中之一讯号以及该互斥或输出之讯号进行及(AND) 逻辑运算并且输出运算结果。 6.如申请专利范围第5项所述之有理数倍频电路,其 中该些输入讯号之相位差各为一预设相位差,以及 该互斥或闸所接收该些除频讯号其中之两讯号之 相位差为该预设相位差。 7.如申请专利范围第1项所述之有理数倍频电路,更 包括一锁相回路,用以产生该些输入讯号。 8.如申请专利范围第1项所述之有理数倍频电路,更 包括一压控振荡器,用以产生该些输入讯号。 9.如申请专利范围第1项所述之有理数倍频电路,更 包括一环型振荡器,用以产生该些输入讯号。 10.一种产生有理数倍频之方法,用以将具有第一频 率且不同相位之多数个输入讯号加以倍频,以获得 至少一倍频讯号,该方法包括: 将输入讯号除频,以获得相同频率且不同相位之多 数个除频讯号; 将该些除频讯号合成为多数个第一脉冲周期讯号; 将该些输入讯号合成为多数个第二脉冲周期讯号; 以及 依照欲产生之频率倍数,将对应之该些第一脉冲周 期讯号以及该些第二脉冲周期讯号相加,以获得该 倍频讯号。 11.如申请专利范围第10项所述之产生有理数倍频 之方法,其中该些输入讯号之相位差各为一预设相 位差,以及该些除频讯号相位差为该预设相位差。 12.如申请专利范围第10项所述之产生有理数倍频 之方法,其中该些输入讯号之相位差各为一预设相 位差,以及依照该预设相位差产生具有一第一责任 周期之该第一脉冲周期讯号。 13.如申请专利范围第10项所述之产生有理数倍频 之方法,其中该些输入讯号之相位差各为一预设相 位差,以及依照该预设相位差产生具有一第二责任 周期之该第二脉冲周期讯号。 图式简单说明: 图1绘示为习知锁相回路电路方块图。 图2绘示为习知用锁相回路以产生倍频讯号电路方 块图。 图3绘示为本发明一实施例之有理数倍频电路之电 路方块图。 图4绘示为本发明一实施例之有理数倍频电路内部 之相位合成器电路图。 图5绘示为本发明一实施例之产生整数倍频讯号波 形图。 图6绘示为本发明一实施例之产生有理数倍频讯号 波形图。 图7绘示为本发明一实施例另一实施方式之产生有 理数倍频讯号波形图。 图8绘示为本发明一实施例另一实施方式之产生有 理数倍频讯号波形图。 图9绘示为本发明一实施例之产生有理数倍频之方 法流程图。 |
