| 主权项 |
1.一种低功率低成本之位元级离散傅立叶转换(DFT) 电路,系具有一第一输出端,该位元级离DFT电路包 括: 一第一运算模组,包括: 一第一运算元产生器,用以产生一第一运算元,其 表示如下: 一第二运算元产生器,用以产生一第二运算元,其 表示如下: 其中,N为大于0之正整数,而n和k系大于等于0,小于 等于N-1之正整数; 一第一二补数运算单元,耦接该第一运算元产生器 ,用以将该第一运算元进行二补数运算,而获得该 第一运算元之负数値; 一第二二补数运算单元,耦接该第二运算元产生器 ,用以将该第二运算元进行二补数运算,而获得该 第二运算元之负数値;以及 一多工器,耦接该第一运算元产生器、该第二运算 元产生器、该第一二补数运算单元和该第二二补 数运算单元,用以依据一第一选择讯号和一第二选 择讯号来决定将该第一运算元和其负値,以及该第 二运算元和其负値择一输出;以及 一第一累加器,耦接该第一运算模组,用以依据一 时脉讯号而将该多工器之输出进行累加,并将累加 之结果送至该第一输出端。 2.如申请专利范围第1项所述之低功率低成本之位 元级DFT电路,更具有一第二输出端,且该位元级DFT 电路还包括: 一第二运算模组,用以进行单点DFT运算,并将运算 结果进行输出;以及 一第二累加器,耦接该第二运算模组,用以依据该 时脉讯号而将该第二多工器之输出进行累加,并将 累加之结果送至该第二输出端。 3.如申请专利范围第2项所述之低功率低成本之位 元级DFT电路,其中该第二运算模组之内部结构系与 第一运算模组之内部结构相同。 4.如申请专利范围第2项所述之低功率低成本之位 元级DFT电路,其中该第二累加器之内部结构和该第 一累加器之内部结构系相同。 5.如申请专利范围第1项所述之低功率低成本之位 元级DFT电路,其中该第一累加器包括: 一第一栓锁器,耦接该多工器之输出; 一加法单元,耦接该第一栓锁器,用以将该第一栓 锁单元的暂存値进行运算; 一计数器,系依据该加法单元的操作来决定是否对 该时脉讯号进行计数而产生一计数値; 一第二栓锁器,耦接该加法单元,用以暂存该加法 单元之输出,并依据该时脉讯号而将该加法器之输 出反馈至该加法器,以致于该加法器系将该第一栓 锁器之暂存値与该第二栓锁器之暂存値彼此相加; 以及 一第三栓锁器,耦接该计数器和该第二栓锁器,用 以暂存该计数値和该第二栓锁器之输出,并依据1/N 倍的该时脉讯号而将其输出送至该第一输出端。 6.如申请专利范围第5项所述之低功率低成本之位 元级DFT电路,其中该第一栓锁器、第二栓锁器和第 三栓锁器系由D型正反器所构成。 7.一种低功率低成本之位元级离散傅立叶转换(DFT) 电路,系具有一第一输出端,而该位元级DFT电路包 括: 一加法器,用以接收一第一输入位址,并将该第一 输入位址加上N/4,而产生一第二输入位址,其中N为 大于0之正整数; 一第一运算模组,包括: 一记忆元件,系依据该第一位址和该第二位址而输 出一第一运算元和一第二运算元其中之一,其中该 第一运算元系如下所示: 而该第二运算元则如下所示: 其中n和k系大于等于0,而小于等于N-1之正整数; 一第一二补数运算单元,耦接该记忆元件,用以将 该第一运算元进行二补数运算,而获得该第一运算 元之负値; 一第二二补数运算单元,耦接该记忆元件,用以将 该第二运算元进行二补数运算,而获得该第二运算 元之负値;以及 一多工器,耦接该记忆元件、该第一二补数运算单 元和该第二二补数运算单元,用以依据一第一选择 讯号和一第二选择讯号将该第一运算元和其负値, 以及该第二运算元和其负値择一输出;以及 一第一累加器,耦接该多工器,用以依据一时脉讯 号而将该多工器之输出进行累加,并将累加之结果 送至该第一输出端。 8.如申请专利范围第7项所述之低功率低成本之位 元级DFT电路,其中该记忆元件包括一二埠唯读记忆 体。 9.如申请专利范围第7项所述之低功率低成本之位 元级DFT电路,更具有一第二输出端,且该位元级DFT 电路还包括: 一第二运算模组,用以进行单点DFT运算,并将运算 结果进行输出;以及 一第二累加器,耦接该第二运算模组,用以依据一 时脉讯号而将该第二运算模组之输出进行累加,并 将累加之结果送至该第二输出端。 10.如申请专利范围第9项所述之低功率低成本之位 元级DFT电路,其中该第二运算模组之内部结构系与 第一运算模组之内部结构相同。 11.如申请专利范围第9项所述之低功率低成本之位 元级DFT电路,其中该第二累加器之内部结构和该第 一累加器之内部结构系相同。 12.如申请专利范围第7项所述之低功率低成本之位 元级DFT电路,其中该第一累加器包括: 一第一栓锁器,耦接该多工器之输出; 一加法单元,耦接该第一栓锁器,用以将该第一栓 锁单元的暂存値进行运算; 一计数器,系依据该加法单元的操作来决定是否对 该时脉讯号进行计数而产生一计数値; 一第二栓锁器,耦接该加法单元,用以暂存该加法 单元之输出,并依据该时脉讯号而将该加法器之输 出反馈至该加法器,以致于该加法器系将该第一栓 锁器之暂存値与该第二栓锁器之暂存値彼此相加; 以及 一第三栓锁器,耦接该计数器和该第二栓锁器,用 以暂存该计数値和该第二栓锁器之输出,并依据1/N 倍的该时脉讯号而将其输出送至该第一输出端。 13.如申请专利范围第12项所述之低功率低成本之 位元级DFT电路,其中该第一栓锁器、第二栓锁器和 第三栓锁器系由D型正反器所构成。 14.一种低功率低成本之位元级离散傅立叶转换(DFT )电路,系具有一第一输出端,而该位元级DFT电路包 括: 一第一运算模组,包括: 一运算元位址产生器,用以产生多数个运算元位址 ; 一多工器,耦接该运算元位址产生器,用以接收该 些运算元位址,并依据一第一单位元实部输入讯号 和一第一单位元虚部输入讯号而将该些运算元位 址择一输出; 一记忆元件,耦接该多工器,用以依据该多工器之 输出,而输出一第一运算元、该第一运算元之负値 、一第二运算元和该第二运算元之负値,其中该第 一运算元系如下所示: 且该第二运算元系如下所示: 其中N为大于0之正整数,而n和k系大于等于0,小于等 于N-1之正整数;以及 一第一累加器,耦接该记忆元件,用以依据一时脉 讯号而将该记忆元件之输出进行累加,并将累加之 结果送至该第一输出端。 15.如申请专利范围第14项所述之低功率低成本之 位元级DFT电路,其中该记忆元件包括一单埠唯读记 忆体。 16.如申请专利范围第14项所述之低功率低成本之 位元级DFT电路,更具有一第二输出端,且该位元级 DFT电路还包括: 一第二运算模组,用以进行单点DFT运算,并将运算 结果进行输出;以及 一第二累加器,耦接该第二运算模组,用以依据一 时脉讯号而将该第二运算模组之输出进行累加,并 将累加之结果送至该第二输出端。 17.如申请专利范围第16项所述之低功率低成本之 位元级DFT电路,其中该第二运算模组之内部结构系 与第一运算模组之内部结构相同。 18.如申请专利范围第16项所述之低功率低成本之 位元级DFT电路,其中该第二累加器之内部结构和该 第一累加器之内部结构系相同。 19.如申请专利范围第14项所述之低功率低成本之 位元级DFT电路,其中该第一累加器包括: 一第一栓锁器,耦接该记忆元件之输出; 一加法单元,耦接该第一栓锁器,用以将该第一栓 锁单元的暂存値进行运算; 一计数器,系依据该加法单元的操作来决定是否对 该时脉讯号进行计数而产生一计数値; 一第二栓锁器,耦接该加法单元,用以暂存该加法 单元之输出,并依据该时脉讯号而将该加法器之输 出反馈至该加法器,以致于该加法器系将该第一栓 锁器之暂存値与该第二栓锁器之暂存値彼此相加; 以及 一第三栓锁器,耦接该计数器和该第二栓锁器,用 以暂存该计数値和该第二栓锁器之输出,并依据1/N 倍的该时脉讯号而将其输出送至该第一输出端。 20.如申请专利范围第19项所述之低功率低成本之 位元级DFT电路,其中该第一栓锁器、第二栓锁器和 第三栓锁器系由D型正反器所构成。 图式简单说明: 图1系绘示一种习知的位元级DFT电路之电路方块图 。 图2和图2B系绘示单位元讯号之状态与输出对照表 。 图3系绘示依照本发明之第一实施例的一种低功率 低成本之位元级DFT电路的电路图。 图4A系绘示依照本发明之第一运算元的波形图。 图4B系绘示依照本发明之第二运算元的波形图。 图5系绘示依照本发明之第二实施例的一种低功率 低成本之位元级DFT电路的电路图。 图6系绘示依照本发明之第三实施例的一种低功率 低成本之位元级DFT电路的电路图。 图7系绘示依照本发明之一较佳实施例的一种累加 器之内部架构方块图。 |
