| 主权项 |
1.一种制造一半导体元件的方法,其中包括: 提供一基板; 在该基板上制造一闸极电极; 在该基板中制造复数个非晶化区域,并且使其位于 该闸极电极的两侧; 在该基板中,使用一第一离子型态制造复数个同步 布植区域,并且使其位于该闸极电极的两侧,上述 同步布植区域之深度约等于或大于上述非晶化区 域之深度,并且上述同步布植区域与上述非晶化区 域部份重叠; 在每一个上述同步布植区域中,使用一第二离子型 态制造一第一布植区域; 在邻接该闸极电极处制造一或复数个间隙壁; 在每一个上述同步布植区域中,使用一第二离子型 态制造一或复数个第二布植区域;以及 在上述制造第二布植区域的步骤之后,至少部分地 将上述非晶化区域再结晶。 2.如申请专利范围第1项所述之制造一半导体元件 的方法,其中上述制造第一布植区域以及第二布植 区域的步骤包括布植复数个离子,其剂量约为1015 至1017atoms/cm2。 3.如申请专利范围第1项所述之制造一半导体元件 的方法,其中该第二离子型态为B、BF2、或上述材 料之化合物。 4.如申请专利范围第1项所述之制造一半导体元件 的方法,其中上述制造非晶化区域的步骤至少部分 地由一布植方法完成。 5.如申请专利范围第1项所述之制造一半导体元件 的方法,其中上述制造非晶化区域的步骤包括布植 离子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料之化 合物。 6.如申请专利范围第1项所述之制造一半导体元件 的方法,其中上述制造同步布植区域的布植剂量约 为上述制造第一布植区域所使用的剂量之0.1至10 倍。 7.如申请专利范围第1项所述之制造一半导体元件 的方法,其中上述第一离子型态为碳、氮、氟、或 上述材料之化合物。 8.一种制造一半导体元件的方法,其中包括: 提供一基板; 在该基板上制造一闸极电极; 在该基板中制造复数个非晶化区域,并且使其位于 该闸极电极的两侧; 在该基板中制造复数个同步布植区域,并且使其位 于该闸极电极的两侧,上述同步布植区域之深度约 等于或大于上述非晶化区域之深度,并且上述同步 布植区域与上述非晶化区域部份重叠; 在该闸极电极的两侧制造复数个低掺杂汲极,上述 低掺杂汲极包含在上述同步布植区域之内; 在邻接该闸极电极处制造复数个间隙壁; 在该基板中制造复数个深型源极/汲极区域,并且 使其位于该闸极电极两侧之同步布植区域内;以及 在上述制造深型源极/汲极区域的步骤之后,至少 部分地将上述非晶化区域再结晶。 9.如申请专利范围第8项所述之制造一半导体元件 的方法,其中上述制造低掺杂汲极以及深型源极/ 汲极区域的步骤包括布植复数个离子,其剂量约为 1015至1017atoms/cm2。 10.如申请专利范围第8项所述之制造一半导体元件 的方法,其中上述制造低掺杂汲极以及深型源极/ 汲极区域的步骤包括布植离子B、BF2、或上述材料 之化合物。 11.如申请专利范围第8项所述之制造一半导体元件 的方法,其中上述制造非晶化区域的步骤至少部分 地由一布植方法完成。 12.如申请专利范围第8项所述之制造一半导体元件 的方法,其中上述制造非晶化区域的步骤包括布植 离子Ge、Xe、Si、In、Ar、Kr、Rn、或上述材料之化 合物。 13.如申请专利范围第8项所述之制造一半导体元件 的方法,其中上述制造同步布植区域的步骤包括布 植离子碳、氮、氟、或上述材料之化合物。 14.如申请专利范围第13项所述之制造一半导体元 件的方法,其中上述布植离子碳、氮、氟、或上述 材料之化合物的剂量约为上述制造低掺杂汲极的 剂量之0.1至10倍。 15.一种制造一半导体元件的方法,其中包括: 提供一基板; 在该基板上制造一闸极电极; 将该基板位于该闸极电极两侧的一第一部分非晶 化化; 将一第一离子型态布植在该基板位于该闸极电极 两侧的一第二部分,该第二部分之深度约等于或大 于该第一部分; 将一第二离子型态布植在上述第二部分中,以制造 一或复数个布植区域;以及 在上述制造布植区域的步骤之后,至少部分地将上 述第一部分再结晶。 16.如申请专利范围第15项所述之制造一半导体元 件的方法,其中上述布植第二离子型态的步骤包括 布植复数个离子,其剂量约为1015至1017 atoms/cm2。 17.如申请专利范围第15项所述之制造一半导体元 件的方法,其中该第二离子型态为B、BF2、或上述 材料之化合物。 18.如申请专利范围第15项所述之制造一半导体元 件的方法,其中上述非晶化化步骤包括布植离子Ge 、Xe、Si、In、Ar、Kr、Rn、或上述材料之化合物。 19.如申请专利范围第15项所述之制造一半导体元 件的方法,其中上述布植第一离子型态的布植剂量 约为上述布植第二离子型态所使用的剂量之0.1至 10倍。 20.如申请专利范围第15项所述之制造一半导体元 件的方法,其中该第一离子型态为碳、氮、氟、或 上述材料之化合物。 图式简单说明: 第1图至第6图为根据本发明一实施例之制程步骤 制造一半导体元件时的晶圆剖面图,其中包括: 第1图显示一步骤,提供一基板; 第2图显示一步骤,制造一闸极电极; 第3图显示一步骤,制造复数个非晶化区域; 第4图显示一步骤,制造复数个同步布植区域; 第5图显示一步骤,制造第一布植区域; 第6图显示一步骤,制造复数个间隙壁以及第二布 植区域。 |
