| 主权项 |
1.一种输出缓冲器,其包含: 一输出端子; 一上拉模组,当该上拉模组作用时其用于将一输出 端子上拉至一第一源电压; 一下拉模组,当该下拉模组启动时其用于将该输出 端子下拉至一低于该第一源电压的第二源电压;及 一输出闩锁模组,(i)在一等待模式的情况下,该输 出闩锁模组将该上拉模组及该下拉模组维持在一 非作用状态以将该输出端子维持在一高阻抗状态, (ii)在一第一运行模式中,该输出闩锁模组闩锁一 资料讯号以回应一输出时脉讯号之一位准,运行该 上拉模组及该下拉模组以在该输出端子处输出该 资料讯号而回应该经闩锁之资料讯号,(iii)在一第 二运行模式中,该输出闩锁模组闩锁该资料讯号以 回应该输出时脉讯号之一边缘,运行该该上拉模组 及该下拉模组以输出该资料讯号来回应该经闩锁 的资料讯号。 2.如申请专利范围第1项之输出缓冲器,其中该输出 闩锁模组包含: 一上拉驱动部分,(i)在该等待模式中,该上拉驱动 部分将该上拉模组维持在一非作用状态,(ii)在该 第一运行模式中,该上拉驱动部分闩锁该资料讯号 以回应该输出时脉讯号之该位准,(iii)在该第二运 行模式中,该上拉驱动部分闩锁该资料讯号以回应 该输出时脉讯号之该边缘,及(iv)在该等第一及第 二运行模式中之每一模式中,该上拉驱动部分驱动 该上拉模组以回应该经闩锁的资料讯号之一位准; 及 一下拉驱动部分,(i)在该等待模式中,该下拉驱动 部分将该下拉模组维持在一非作用状态,(ii)在该 第一运行模式中,该下拉驱动部分闩锁该资料讯号 以回应该输出时脉讯号之一位准,(iii)在该第二运 行模式中,该下拉驱动部分闩锁该资料讯号以回应 该输出时脉讯号之该边缘,及(iv)在该等第一及第 二运行模式中之每一模式中,该下拉驱动部分驱动 该下拉模组以回应该经闩锁的资料讯号。 3.如申请专利范围第2项之输出缓冲器,其中在该等 待模式中该上拉驱动部分及该下拉驱动部分为输 入禁用的,且在该等第一及第二运行模式中该上拉 驱动部分及该下拉驱动部分为输入启用的。 4.如申请专利范围第3项之输出缓冲器,其中该上拉 驱动部分包含: 一第一节点; 一输入逻辑电路,(i)在该第一运行模式中,该输入 逻辑电路将该资料讯号传输至该第一节点以回应 一反向的输出控制讯号,及(ii)在该第二运行模式 中,该输入逻辑电路回应该反向的输出控制讯号, 且该输入逻辑电路将该资料讯号传输至该第一节 点以回应该输出时脉讯号之该边缘; 一电连接至该第一节点之输入闩锁电路,该输入闩 锁电路在该第一运行模式中禁用,且该输入闩锁电 路在该第二运行模式中启用以闩锁被施加至该第 一节点之该资料讯号;及 一电连接至该第一节点之输出闩锁电路,该输出闩 锁电路处理该输出时脉讯号以产生第一及第二闸 极时脉讯号,该输出闩锁电路闩锁一时脉同步的资 料讯号以回应该等第一及第二闸极时脉讯号,该输 出闩锁电路输出一用于驱动该上拉模组的上拉驱 动讯号。 5.如申请专利范围第4项之输出缓冲器,其中该输入 逻辑电路包含: 一第一MOS电晶体,其具有一第一汲电极、一第一源 电极及一第一闸电极,该第一汲电极电连接至该第 一节点,该第一源电极电连接至该第二源电压,该 第一闸电极电连接至该反向的输出控制讯号; 一第二MOS电晶体,其具有一第二汲电极、一第二源 电极及一第二闸电极,该第二汲电极电连接至该第 一节点,该第二闸电极电连接至该资料讯号; 一第三MOS电晶体,其具有一第三汲电极、一第三源 电极及一第三闸电极,该第三汲电极电连接至该第 二MOS电晶体之该第二源电极,该第三源电极电连接 至该第二源电压,该第三闸电极电连接至一具有与 一反向的测试模式讯号混合之该第一闸极时脉讯 号的第一组合讯号; 一第四MOS电晶体,其具有一第四汲电极、一第四源 电极及一第四闸电极,该第四汲电极电连接至该第 一节点,该第四闸电极电连接至该资料讯号; 一第五MOS电晶体,其具有一第五汲电极、一第五源 电极及一第五闸电极,该第五汲电极电连接至该第 四源电极,该第五闸电极电连接至该反向的输出控 制讯号;及 一第六MOS电晶体,其具有一第六汲电极、一第六源 电极及一第六闸电极,该第六汲电极电连接至该第 五源电极,该第六源电极电连接至该第一源电压, 该第六闸电极电连接至一其中该第二闸极时脉讯 号与该测试模式讯号混合的第二混合讯号。 6.如申请专利范围第4项之输出缓冲器,其中该输入 闩锁电路包含: 一第七MOS电晶体,其具有一第七汲电极、一第七源 电极及一第七闸电极,该第七源电极电连接至该第 一节点,该第七闸电极电连接至该测试模式讯号; 一第八MOS电晶体,其具有一第八汲电极、一第八源 电极及一第八闸电极,该第八源电极电连接至该第 一节点,该第八闸电极电连接至测试模式讯号;及 一对反相器,其连续电连接在该第七汲电极与该第 八汲电极之间。 7.如申请专利范围第3项之输出缓冲器,其中该下拉 驱动部分包含: 一输入逻辑电路,在该第一运行模式中,其将该资 料讯号传输至一第一节点以回应该输出控制讯号, 在该第二运行模式中,该输入逻辑电路将该资料讯 号传输至一第二节点以回应该输出控制讯号,同步 回应该输出时脉讯号之该边缘; 一电连接至该第一节点之输入闩锁电路,该输入闩 锁电路在该第一运行模式中禁用,且该输入闩锁电 路在该第二运行模式中启用以闩锁该第一节点之 该资料讯号;及 一电连接至该第一节点之输出闩锁电路,该输出闩 锁电路处理该输出时脉讯号以产生第一及第二闸 极时脉讯号来回应该第一节点之一资料讯号,该输 出闩锁电路闩锁一时脉同步的资料讯号以回应该 等第一及第二闸极时脉讯号,该输出闩锁电路输出 一用于驱动该下拉模组的下拉驱动讯号。 8.如申请专利范围第7项之输出缓冲器,其中该输入 逻辑电路包含: 一第一MOS电晶体,其具有一第一汲电极、一第一源 电极及一第一闸电极,该第一汲电极电连接至该第 一节点,该第一源电极电连接至该第一源电压,且 该第一闸电极电连接至该输出控制讯号; 一第二MOS电晶体,其具有一第二汲电极、一第二源 电极及一第二闸电极,该第二汲电极电连接至该第 一节点,该第二闸电极电连接至该资料讯号; 一第三MOS电晶体,其具有一第三汲电极、一第三源 电极及一第三闸电极,该第三汲电极电连接至该第 二源电极,该第三源电极电连接至该第一源电压, 该第三闸电极电连接至一其中该第二闸极时脉讯 号与该测试模式讯号混合的第一混合讯号; 一第四MOS电晶体,其具有一第四汲电极、一第四源 电极及一第四闸电极,该第四汲电极电连接至该第 一节点,该第四闸电极电连接至该输出控制讯号; 一第五MOS电晶体,其具有一第五汲电极、一第五源 电极及一第五闸电极,该第五汲电极电连接至该第 四源电极,该第五闸电极电连接至该资料讯号;及 一第六MOS电晶体,其具有一第六汲电极、一第六源 电极及一第六闸电极,该第六汲电极电连接至该第 五源电极,该第六源电极电连接至该第二源电压, 该第六闸电极电连接至一其中该第一闸极时脉讯 号与该反向的测试模式讯号混合的第二混合讯号 。 9.如申请专利范围第7项之输出缓冲器,其中该输入 闩锁电路包含: 一第七MOS电晶体,其具有一第七汲电极、一第七源 电极及一第七闸电极,该第七源电极电连接至该第 一节点,该第七闸电极电连接至该测试模式讯号; 一第八MOS电晶体,其具有一第八汲电极、一第八源 电极及一第八闸电极,该第八源电极电连接至该第 一节点,该第八闸电极电连接至该测试模式讯号; 及 一对反相器,其连续电连接在该第七汲电极与该第 八汲电极之间。 10.如申请专利范围第1项之输出缓冲器,其中在该 第二运行模式中,该输出闩锁模组闩锁该资料讯号 以回应该输出时脉讯号之一前边缘。 11.一种同步记忆装置,其包含: 一储存资料之记忆体单元阵列; 一读取输出电路,其读取该储存于该记忆体单元阵 列中之资料,并输出一资料讯号;及 一输出缓冲器,在一等待模式中,其将一输出端子 维持在一高阻抗状态,在一第一运行模式中,该输 出缓冲器闩锁该资料讯号以回应该输出时脉讯号 之一状态,使得自该输出端子输出该资料讯号以回 应该经闩锁的资料讯号,在一第二运行模式中,该 输出缓冲器闩锁该资料讯号以回应该输出时脉讯 号之一边缘,使得将该输出讯号被输出至该输出端 子以回应该经闩锁的资料讯号。 12.如申请专利范围第11项之同步记忆装置,其中在 该第二运行模式中,该输出缓冲器闩锁该资料讯号 以回应该输出时脉讯号之一前边缘。 13.如申请专利范围第11项之同步记忆装置,其中该 输出缓冲器包含: 一上拉模组,当该上拉模组为作用时其用于将该输 出端子上拉至一第一源电压; 一下拉模组,当该下拉模组为作用时其用于将该输 出端子下拉至一低于该第一源电压的第二源电压; 一上拉驱动部分,在一等待模式中,其将该上拉模 组维持在一非作用状态,在一第一运行模式中,该 上拉驱动部分闩锁一资料讯号以回应一输出时脉 讯号之一状态,在一第二运行模式中,该上拉驱动 部分闩锁该资料讯号以回应该输出时脉讯号之一 边缘,在该等第一及第二运行模式中之每一模式中 ,该上拉驱动部分驱动该上拉模组以回应该经闩锁 的资料讯号;及 一下拉驱动部分,在等待模式中,其将该下拉模组 维持在一非作用状态,在该第一运行模式中,该下 拉驱动部分闩锁该资料讯号以回应该输出时脉讯 号之一状态,在该第二运行模式中,该下拉驱动部 分闩锁该资料讯号以回应该输出时脉讯号之该边 缘,在该等第一及第二运行模式中之每一模式中, 该下拉驱动部分驱动该下拉模组以回应该经闩锁 的资料讯号。 14.如申请专利范围第13项之同步记忆装置,其中在 该第二运行模式中,该上拉驱动部分及该下拉驱动 部分各闩锁该资料讯号以回应该输出时脉讯号之 一前边缘。 15.一种测试一记忆晶片之一存取时间的方法,其包 含: 将该记忆晶片设定于一测试模式中; 在一第一时间,与一时脉讯号同步地将一读取指令 输入至该记忆晶片; 自一记忆体单元读取一资料; 控制该资料之该输出以回应该读取指令,使得该输 出资料在一输出缓冲器处被缓冲,在一第二运行模 式中,该输出缓冲器闩锁该资料以回应该时脉讯号 之一前边缘而使得该经闩锁的资料被输出;及 判定该输出资料自该第一时间至一预定时间是否 有效。 16.如申请专利范围第15项之方法,其中该控制该资 料之该输出进一步控制该资料之该输出以回应该 读取指令而使得该输出资料在该输出缓冲器处被 缓冲,在一第一运行模式中,该输出缓冲器闩锁该 资料以回应该时脉讯号之一状态而使得该闩锁的 资料被输出以回应该经闩锁的资料讯号。 图式简单说明: 图1系展示根据本发明之一实施例的DDR SDRAM之方块 图; 图2系展示根据本发明之一实施例的输出缓冲器之 方块图; 图3系展示图2之上拉驱动部分的电路图; 图4系展示图2之下拉驱动部分的电路图; 图5系展示一用于测试记忆晶片之存取时间之方法 的流程图; 图6系展示在正常情况下之存取时间的时序图; 图7系展示在异常情况下之存取时间中之测试误差 的时序图; 图8系展示在异常情况下之存取时间之测试过程的 时序图;及 图9及图10系展示一根据本发明之实施例的输出缓 冲器之各种组份的时序之时序图。 |
