| 主权项 |
1.一种更新软体暂存器的方法,包括步骤如下: 自一资料I/O接脚接收所需资料; 将自该资料I/O接脚该接收资料写入该软体暂存器, 藉以更新该软体暂存器;以及 自该软体暂存器读取该更新资料,并经由该资料I/O 接脚传送该资料至外部。 2.如申请专利范围第1项之方法,其中该更新步骤包 括:依序以一读取周期时间、一读取周期时间、一 写入周期时间以及一写入周期时间将该接收资料 写入该软体暂存器。 3.如申请专利范围第2项之方法,其中在该第四写入 周期时间中,该接收资料被写入至一模式暂存器。 4.如申请专利范围第1项之方法,其中该更新步骤包 括:依序以一读取周期时间、一读取周期时间、一 写入周期时间以及一读取周期时间由该软体暂存 器读取该更新资料。 5.如申请专利范围第4项之方法,其中在该第四读取 周期时间中,该更新资料系自该软体暂存器被读取 。 6.如申请专利范围第1项之方法,其中该更新步骤包 括步骤如下: 产生一第一读取控制信号及一第一写入控制信号 以更新该软体暂存器;以及 使用该第一读取控制信号产生一第二读取控制信 号,并使用该第一写入控制信号产生一第二写入控 制信号及一第三读取控制信号。 7.如申请专利范围第6项之方法,其中该第一读取控 制信号及该第一写入控制信号系使用包含所有一 晶片选择反向信号、一输出致能反向信号、一写 入致能反向信号、输出资料的一较低位元反向信 号、输出资料的一较高位元反向信号、以及一位 址之一总和信号而产生。 8.如申请专利范围第6项之方法,其中若该第一读取 控制信号、该第二读取控制信号、该第一写入控 制信号、以及该第二写入控制信号被依序致能时, 由该资料I/O接脚所接收的资料被写入该软体暂存 器。 9.如申请专利范围第6项之方法,其中若该第一读取 控制信号、该第二读取控制信号、该第一写入控 制信号、以及该第三读取控制信号被依序致能时, 该更新资料由该软体暂存器被读取。 10.如申请专利范围第1项之方法,其中该软体暂存 器系为一滙流排配置暂存器或一再新配置暂存器 。 11.如申请专利范围第10项之方法,其中若该资料I/O 接脚所接收的该资料为逻辑高准位时,该接收资料 被写入该滙流排配置暂存器,或是该更新资料自该 滙流排配置暂存器被读取。 12.如申请专利范围第10项之方法,其中若该资料I/O 接脚所接收的该资料为逻辑低准位时,该接收资料 被写入该再新配置暂存器,或是该更新资料自该再 新配置暂存器被读取。 13.一种更新软体暂存器的电路,其系使用由一资料 I/O接脚所接收之所需资料,该电路包括: 一第一暂存器控制信号产生器,产生一第一读取控 制信号及一第一写入控制信号以更新该软体暂存 器; 一第二暂存器控制信号产生器,使用该第一读取控 制信号产生一第二读取控制信号,并使用该第一写 入控制信号产生一第二写入控制信号及一第三读 取控制信号;以及 一暂存器更新单元,藉由将该资料I/O接脚所接收之 该资料写入该软体暂存器以更新该软体暂存器、 或是藉由自该软体暂存器读取该更新资料以更新 该软体暂存器,藉此该第一至第三读取控制信号、 及该第一和第二写入控制信号因此而依序被致能 。 14.如申请专利范围第13项之电路,其中若该第一读 取控制信号、该第二读取控制信号、该第一写入 控制信号、以及该第二写入控制信号被依序致能 时,该暂存器更新单元将该资料I/O接脚所接收的该 资料写入该软体暂存器。 15.如申请专利范围第13项之电路,其中若该第一读 取控制信号、该第二读取控制信号、该第一写入 控制信号、以及该第二读取控制信号被依序致能 时,该暂存器更新单元自该软体暂存器读取该更新 资料。 16.如申请专利范围第13项之电路,其中该第一暂存 器控制信号产生器系藉由使用包含所有一晶片选 择反向信号、一输出致能反向信号、一写入致能 反向信号、输出资料的一较低位元反向信号、输 出资料的一较高位元反向信号、以及一位址之一 总和信号而产生该第一读取控制信号及该第一写 入控制信号。 17.如申请专利范围第13项之电路,更包括一第二更 新控制信号决定单元,用以产生一第一信号、一第 二信号以及一第三信号,该第一信号系用以决定是 否产生该第二读取控制信号,该第二信号系用以决 定是否产生该第二写入控制信号,该第三信号系用 以决定是否产生该第三读取控制信号。 18.如申请专利范围第17项之电路,其中该第二更新 控制信号决定单元系藉由使用一输出致能反向信 号、输出资料之较高/较低位元反向信号的一总和 信号、以及一写入致能反向信号以产生该第一至 第三信号。 19.如申请专利范围第13项之电路,其中该软体暂存 器系为一滙流排配置暂存器或一再新配置暂存器 。 20.如申请专利范围第19项之电路,其中若该资料I/O 接脚所接收的该资料为逻辑高准位时,该接收资料 被写入该滙流排配置暂存器,或是该更新资料自该 滙流排配置暂存器被读取。 21.如申请专利范围第19项之电路,其中若该资料I/O 接脚所接收的该资料为逻辑高准位时,该接收资料 被写入该再新配置暂存器,或是该更新资料自该再 新配置暂存器被读取。 22.如申请专利范围第13项之电路,其中该软体暂存 器系为建构于一半导体记忆装置的一模式暂存器 。 图式简单说明: 第1图系为本案较佳实施例之软体暂存器更新的写 入运作的时序图; 第2图系为本案较佳实施例之软体暂存器更新的读 取运作的时序图; 第3图系为本案较佳实施例之软体暂存器更新电路 的方块图; 第4图系为第3图之第一更新控制信号产生器的电 路图; 第5图系为第4图之脉波产生器的详细电路图; 第6图系为第3图之第二更新控制信号决定单元的 电路图; 第7图系为第6图之闩锁电路的详细电路图; 第8图系为第3图之第二更新控制信号产生器的电 路图; 第9图系为第3图之暂存器更新单元的电路图; 第10图系为第3图之再新配置暂存器之写入模式之 模拟结果的时序图;以及 第11图系为第3图之再新配置暂存器之读取模式之 模拟结果的时序图。 |
