| 主权项 |
1.一种半导体装置之制造方法,该半导体装置具有 一MOS电晶体,该制造方法包含如下步骤: 在一特定区域或特定层藉由多步骤植入方式以不 低于1x1013/cm2之剂量植入掺杂物;及一相关之多步 骤热处理;该多步骤植入包括多数之植入步骤,每 一植入步骤以一低于1x1013/cm2之剂量植入该剂量于 该特定区域或特定层,其中该特定区域或特定层为 一井层、通道层、口袋区域或源极/汲极区域。 2.如申请专利范围第1项之半导体装置之制造方法, 其中不具有在该多步骤植入步骤中之两相邻步骤 之间改变半导体装置之结构的步骤。 3.如申请专利范围第1项之半导体装置之制造方法, 其中该多步骤的植入之总剂量不高于3x1013/cm2。 4.如申请专利范围第1项之半导体装置之制造方法, 其中该多步骤热处理之每一步骤以基板温度900至 1100℃实施1至60秒钟。 5.如申请专利范围第1项之半导体装置之制造方法, 其中该掺杂物为磷或硼。 6.一种半导体装置之制造方法,该半导体装置具有 一MOS电晶体,该制造方法包含如下步骤: 选择具有质量数10的硼植入一特定区域或层,其中 该特定区域或特定层为一井层、通道层、口袋区 域或源极/汲极区域。 7.如申请专利范围第6项之半导体装置之制造方法, 其中该特定区域或特定层为一通道层。 图式简单说明: 图1A至1G系剖面图,标示在一根据本发明之第一实 施例的半导体装置之制造方法中的连续处理步骤 。 图2系一剖面图,标示继图1G之步骤后的最后处理步 骤。 图3系一曲线图,标示DRAM装置中,累积频率与资料保 持时间之间的关系。 图4系一剖面图,标示藉由根据本发明第二实施例 之方法制造的CMOS装置之结构。 图5A至5K系剖面图,标示根据本发明第二实施例之 方法制造一半导体装置之处理步骤。 图6系一曲线图,标示n通道MOS电晶体中,通过一n+/p 介面之接面漏电流与一用于该处之反向偏压电压 间的关系。 图7系一曲线图,标示p通道MOS电晶体中,通过一p+/n 介面之接面漏电流与一用于该处之反向偏压电压 间的关系。 图8系一曲线图,标示正规化残留缺陷量与正规化 热处理量间的关系。 图9系一曲线图,标示正规化残留缺陷量与植入步 骤数间的关系。 图10系一剖面图,标示一习用之半导体装置的结构 。 |
