| 主权项 |
1.一种形成于一具有一顶部表面及一底部表面的 第一半导体层中之半导体装置,其中该半导体装置 包含: 一第一半导体层,其具有一记忆体部分及一逻辑部 分,其中该逻辑部分缺乏一与该第四掺杂区域相反 导电性之第五掺杂区域且离该底部表面较该第四 掺杂区域为近; 一第一介电层,在该第一半导体层之该记忆体部分 之上; 一导电层,在该第一介电层之上; 第一导电区域与该第一介电层及该导电层横向置 放且在该第一半导体层之上; 第二导电区域在该第一半导体层之该记忆体部分 中,其中该等第二导电区域与该等第一导电区域具 有相同的导电性,并与该第一半导体层的该顶部表 面接触; 第三导电区域在该第一半导体层之该记忆体部分 中,其中该等第三导电区域与该等第二导电区域的 导电性相反,并且比该等第二半导体区域更接近于 该底部表面; 一在该逻辑部分上之闸极介电质; 一在闸极介电质上之闸极电极; 一横向邻接该闸极介电质且在该第一半导体层之 该逻辑部分上之第三掺杂区域;以及 一在该第一半导体层之该逻辑部分中第四掺杂区 域,其中该第四掺杂区域系与该第三掺杂区域相同 导电性,系在该第一半导体层中且至少一部份该第 四掺杂区域系直接位于该第三掺杂区域下。 2.如申请专利范围第1项之半导体装置,其中各第二 导电区域与各第三导电区域系藉实际地(physically) 彼此分离。 3.如申请专利范围第1项之半导体装置,其进一步包 含一电荷储存层在该第一介电层之上,且在该导电 层之下;以及 其中该第一介电层为一穿隧介电层。 4.如申请专利范围第1项之半导体装置,其中该第一 介电层为一闸极介电质,而该导电层为一闸电极。 5.如申请专利范围第1项之半导体装置,其中该等第 一导电区域为高架源极和汲极区域,而该等第二导 电区域为延伸区域。 6.一种半导体装置,其包含: 一具有一第一部分的第一半导体层; 一记忆体堆叠,在该第一半导体层的该第一部分之 上; 其中该记忆体堆叠包含: 一穿隧介电质在该第一半导体层的该第一部分之 上; 一电荷储存层,在该穿隧介电质之上;以及 一控制闸极,在该电荷储存层之上; 一第一掺杂区域,与该记忆体堆叠横向置放,并在 该第一半导体层的该第一部分之上; 一第二掺杂区域,在该第一半导体层的该第一部分 中,其中该第二掺杂区域与该第一掺杂区域具有相 同的导电性;并在该第一半导体层中;且该第二掺 杂区域之至少一部分直接位于该第一掺杂区域之 下; 一该第一半导体层之第二部分,其中该第二部分系 不同于该第一部分,其中: 该第一部分系为一非挥发性记忆体(NVM)部分且该 第二部分系为一逻辑部分; 该第二部分缺乏一与该第四掺杂区域相反导电性 之第五掺杂区域且直接位于该第四掺杂区域下方; 一在该第一半导体层之一第二部分上之闸极介电 质; 一在该闸极介电质上之闸极电极; 一横向邻接该闸极介电质且在该第一半导体层之 该第二部分上之第三掺杂区域;以及 一在该第一半导体层之该第二部分中之第四掺杂 区域,其中该第四掺杂区域系与该第三掺杂区域相 同导电性,系在该第一半导体层中且至少一部份该 第四掺杂区域系直接位于该第三掺杂区域下。 7.如申请专利范围第6项之半导体装置,其进一步包 含: 一第三掺杂区域在该第一半导体层的该第一部分 中,其中该第三掺杂区域的导电性与该第二掺杂区 域的相反,且该第三掺杂区域之至少一部分直接位 于该第二掺杂区域之下。 8.如申请专利范围第6项之半导体装置,其进一步包 含: 该第一半导体层的一第二部分,其中该第二部分不 同于该第一部分; 一闸极介电质在该第一半导体层的一第二部分之 上; 一闸电极在该闸极介电质之上; 一第三掺杂区域与该闸极介电质横向相邻,并在该 第一半导体层的该第二部分之上;以及 一第四掺杂区域在该第一半导体层的该第二部分 中,其中该第四掺杂区域与该第三掺杂区域具有相 同的导电性; 并在该第一半导体层之中;且该第四掺杂区域之至 少一部分直接位于该第三掺杂区域之下。 9.一种用以在一具有一顶部表面的第一半导体层 中形成一半导体装置之方法,包含下列步骤: 在该第一半导体层的该第一部分之上形成一记忆 体堆叠;其中形成该记忆体堆叠包括: 在该第一半导体层之上形成一穿隧介电质; 在该穿隧介电质之上形成一电荷储存层;以及 在该电荷储存层之上形成一控制闸极; 形成与该记忆体堆叠横向置放,并在该第一半导体 层的该第一部分之上的第一掺杂区域; 在该第一半导体层的该第一部分中形成第二掺杂 区域,其中该等第二掺杂区域与该等第一掺杂区域 具有相同的导电性,且该等第二掺杂区域之至少一 部分直接位于该等第一掺杂区域之下; 形成一在该第一半导体层之一第二部分上之闸极 介电质; 形成一在该闸极介电质上之闸极电极; 形成横向邻接该闸极介电质且在该第一半导体层 之该第二部分上之第三掺杂区域; 形成第四掺杂区域于该第一半导体层之该第二部 分中,其中该等第四掺杂区域系与该等第三掺杂区 域相同导电性且至少一部份该等第四掺杂区域系 直接位于该等第三掺杂区域下; 形成第五掺杂区域于该第一半导体层之该第一部 分中,其中该等第五掺杂区域系与该等第二掺杂区 域相反导电性且直接位于该第一半导体层之该第 一部分中之该等第二掺杂区域下;以及 当在该第一部分中形成该等第五掺杂区域时制造 该第一半导体层之该第二部分。 10.如申请专利范围第9项之方法,其进一步包括: 在该第一半导体层的一第二部分之上形成一闸极 介电质; 在该闸极介电质之上形成一闸电极; 形成与该闸极介电质横向相邻,并在该第一半导体 层的该第二部分之上的第三掺杂区域;以及 在该第一半导体层的该第二部分中形成第四掺杂 区域,其中该等第四掺杂区域与该等第三掺杂区域 具有相同的导电性,且该等第四掺杂区域之至少一 部分直接位于该等第三掺杂区域之下。 图式简单说明: 图1至5系显示依照本发明之一项具体实施例,在半 导体基板上形成的一闸极堆叠与记忆体堆叠之横 断面图; 图6至7系显示依照本发明之一项具体实施例,在一 半导体层中形成导电区域时图5的半导体基板; 图8系显示依照本发明之一项具体实施例,形成与 闸极堆叠与记忆体堆叠相邻的间隔物后图7的半导 体基板;以及 图9至10系显示依照本发明之一项具体实施例,形成 与闸极堆叠与记忆体堆叠相邻的高架源极和汲极 区域时,图8的半导体基板。 |
