| 主权项 |
1.一种半导体装置,包括: 一闸极介电质,覆盖于一半导体基底上; 一闸电极,由金属或金属矽化物组成,具有小于4.3 电子伏特或大于4.9电子伏特之功函数,覆盖于上述 闸极介电质上; 一闸极间隙壁,形成于上述闸极介电质之侧边,具 有小于100埃之厚度;以及 一肖特基源/汲极区,具有小于4.3电子伏特或大于4. 9电子伏特之功函数,其形成于上述半导体基底中, 其中上述肖特基源/汲极区与上述闸极介电质部份 重叠。 2.如申请专利范围第1项所述之半导体装置,其中上 述肖特基源/汲极区为金属矽化物。 3.如申请专利范围第1项所述之半导体装置,其中上 述肖特基源/汲极区具有小于300埃之厚度。 4.如申请专利范围第1项所述之半导体装置,其中上 述闸电极以及上述肖特基源/汲极区大体具有相同 之功函数。 5.如申请专利范围第1项所述之半导体装置,其中上 述闸电极由一矽化物组成,其具有选自硼(B)、二氟 化硼(BF2)、铟(In)、砷(As)、磷(P)、锑(Te)及其化合 物之杂质。 6.如申请专利范围第1项所述之半导体装置,其中上 述闸电极系掺杂选自氮(N)、锗(Ge)、氧(O)及其化合 物之杂质。 7.如申请专利范围第1项所述之半导体装置,其中上 述闸电极以及上述肖特基源/汲极区具有不同之功 函数。 8.如申请专利范围第1项所述之半导体装置,其中上 述肖特基源/汲极区系掺杂选自硼(B)、二氟化硼(BF 2)、铟(In)、砷(As)、磷(P)、锑(Te)及其化合物之杂 质。 9.一种积体电路,包括: 一p型金氧半导体(pMOS)装置,包括: 一第一闸极介电质,覆盖于一半导体基底之上; 一第一闸电极,由金属或金属矽化物组成,覆盖于 上述第一闸极介电质上,具有大于4.9电子伏特之功 函数; 一第一闸极间隙壁,形成于上述第一闸电极之侧边 ,具有小于100埃之厚度;以及 一第一肖特基源/汲极区,形成于上述半导体基底 中,具有大于4.9电子伏特之功函数,其中上述第一 肖特基源/汲极区与上述第一闸电极之边缘部份重 叠;以及 一n型金氧半导体(nMOS)装置,包括: 一第二闸极介电质,覆盖于上述半导体基底上; 一第二闸电极,由金属或金属矽化物组成,覆盖于 上述第二闸极介电质上,具有小于4.3电子伏特之功 函数; 一第二闸极间隙壁,形成于上述第二闸电极之侧边 ,具有小于100埃之厚度;以及 一第二肖特基源/汲极区,形成于上述半导体基底 中,具有小于4.3电子伏特之功函数,其中上述第二 肖特基源/汲极区与上述第二闸电极之边缘部份重 叠。 10.如申请专利范围第9项所述之积体电路,其中上 述第一与第二肖特基源/汲极区为金属矽化物。 11.如申请专利范围第9项所述之积体电路,其中上 述第一与第二肖特基源/汲极区具有小于300埃之厚 度。 12.如申请专利范围第9项所述之积体电路,其中上 述第一闸电极以及上述第一肖特基源/汲极区大体 具有相同之功函数,且上述第二闸电极以及上述第 二肖特基源/汲极区大体具有相同之功函数。 13.如申请专利范围第9项所述之积体电路,其中上 述第一闸电极以及上述第一肖特基源/汲极区大体 具有不同之功函数,且上述第二闸电极以及上述第 二肖特基源/汲极区大体具有不同之功函数。 14.如申请专利范围第9项所述之积体电路,其中上 述第一闸电极以及第一肖特基源/汲极区由矽化物 组成,其具有选自由硼(B)、二氟化硼(BF2)、铟(In)及 其化合物之杂质,其中上述第二闸极介电质以及第 二肖特基源/汲极区系由矽化物组成,其具有选自 砷(As)、磷(P)、锑(Te)及其化合物之杂质。 15.如申请专利范围第9项所述之积体电路,其中上 述第一以及第二闸电极系掺杂选自氮(N)、锗(Ge)、 氧(O)及其化合物之杂质。 16.一种积体电路形成方法,包括: 形成一闸极结构,包括: 一闸极介电质,覆盖于一半导体基底上; 一金属或金属矽化闸电极,覆盖于上述闸极介电质 上,具有约小于4.3电子伏特或约大于4.9电子伏特之 功函数;以及 一闸极间隙壁,沿着上述闸电极之一侧形成,具有 约小于100埃之一厚度;以及 形成一肖特基源/汲极区,具有约小于4.3电子伏特 或约大于4.9电子伏特之功函数,其中上述肖特基源 /汲极区与上述闸电极部分重叠。 17.如申请专利范围第16项所述之积体电路形成方 法,其中上述闸电极间隙壁以及肖特基源/汲极区 系于约小于摄氏550度的温度下形成。 18.如申请专利范围第16项所述之积体电路形成方 法,其中形成上述闸极结构之步骤包括: 形成上述闸极介电质,覆盖于上述半导体基底上; 形成一冗余闸极,覆盖于上述闸极介电质上; 形成上述间隙壁,沿着上述冗余闸极之一侧; 形成一金属层于上述冗余闸极上;以及 矽化上述冗余闸极。 19.如申请专利范围第16项所述之积体电路形成方 法,其中矽化上述冗余闸极之步骤系完全消耗上述 冗余闸极以形成上述闸电极。 20.如申请专利范围第16项所述之积体电路形成方 法,其中矽化上述冗余闸极之上述步骤系部分矽化 上述冗余闸极以形成一上矽化部以及一下未矽化 部,且其中上述方法更包括: 形成一层,于上述上矽化部以及上述肖特基源/汲 极区上; 执行一化学机械研磨,以移除至少上述冗余闸极之 上述上矽化部之部分; 形成一第二金属层,于上述冗余闸极之上述剩余部 分;以及 矽化上述冗余闸极之上述下未矽化部以及上矽化 部以形成上述闸电极。 21.如申请专利范围第16项所述之积体电路形成方 法,更包括使用一杂质掺杂上述冗余闸极,上述杂 质系选自硼(B)、二氟化硼(BF2)、铟(In)、砷(As)、磷 (P)、锑(Te)、氮(N)、锗(Ge)、氧(O)及其化合物。 22.如申请专利范围第16项所述之积体电路形成方 法,其中形成上述闸极结构包括: 形成一闸极介电层,覆盖于上述半导体基底上; 形成一金属闸电极层,覆盖于上述闸极介电层上; 定义上述闸极介电层以及上述金属闸电极层,以形 成上述闸电极以及上述闸极介电质;以及 形成一间隙壁,沿着上述闸电极一侧。 23.如申请专利范围第16项所述之积体电路形成方 法,更包括使用一杂质掺杂上述闸电极,上述杂质 系选自氮(N)、锗(Ge)、氧(O)及其化合物。 24.一种积体电路形成方法,包括: 形成一第一闸极结构,包括: 一闸极介电质,覆盖于一半导体基底上; 一第一冗余闸极,覆盖于上述第一闸极介电质上; 以及 一第一闸极间隙壁,设置于上述第一冗余闸极之一 侧,具有约小于100埃之厚度;以及 形成一第二闸极结构,包括: 一第二闸极介电质,覆盖于上述半导体基底上; 一第二冗余闸极,覆盖于上述第二闸极介电质上; 以及 一第二闸极间隙壁,设置于上述第二冗余闸极之一 侧,具有约小于100埃之厚度;以及 形成一第一金属层于上述第一闸极结构上,以及形 成一第一源/汲极区; 形成一第二金属层于上述第二闸极结构上,以及形 成一第二源/汲极区; 执行一第一矽化制程,分别矽化上述第一以及第二 冗余闸极以形成一第一以及一第二闸极矽化物,且 分别矽化上述第一以及第二源/汲极区以形成一第 一以及一第二肖特基源/汲极区;以及 其中上述第一源/汲极区与上述第一冗余闸极之一 侧部分重叠,且上述第二源/汲极区与上述第二冗 余闸极之一侧部分重叠;以及 其中上述第一闸极介电质以及上述第一肖特基源/ 汲极区具有约小于4.3之功函数,且上述第二闸极介 电质以及上述第二肖特基源/汲极区具有约大于4.9 电子伏特之功函数。 25.如申请专利范围第24项所述之积体电路形成方 法,更包括使用一杂质掺杂上述第一冗余闸极以及 上述第一源/汲极区,其中上述杂质系选自砷(As)、 磷(P)、锑(Te)及其化合物。 26.如申请专利范围第24项所述之积体电路形成方 法,更包括使用一杂质掺杂上述第二冗余闸极以及 上述第二源/汲极区,其中上述杂质系选自硼(B)、 二氟化硼(BF2)、铟(In)及其化合物。 27.如申请专利范围第24项所述之积体电路形成方 法,其中上述第二金属层之一部分系设置于上述第 一金属层上,且其中上述第二金属层之上述覆盖部 分系于执行上述第一矽化制程前移除。 28.如申请专利范围第24项所述之积体电路形成方 法,其中上述第一矽化制程于约低于摄氏550度之温 度下执行。 29.如申请专利范围第24项所述之积体电路形成方 法,其中上述第一以及第二冗余闸极具有约小于500 埃之厚度,并且透过上述第一矽化制程而完全矽化 。 30.如申请专利范围第24项所述之积体电路形成方 法,矽化上述第一以及第二冗余闸极部分以形成上 矽化部以及剩余之下未矽化部,且其中上述积体电 路形成方法更包括: 形成一层,于上述第一、第二闸极矽化物以及上述 第一、第二源/汲极区上; 执行一化学机械研磨,以移除至少上述第一、第二 冗余闸极之上述上矽化部之部分; 形成一第三金属层,于上述第一冗余闸极上; 形成一第四金属层,于上述第二冗余闸极上;以及 执行一第二矽化制程,分别矽化上述第一、第二冗 余闸极之剩余部分以形成一第三且一第四闸极矽 化部。 31.如申请专利范围第24项所述之积体电路形成方 法,其中上述第二矽化制程系于约小于摄氏550度之 温度下执行。 32.一种积体电路形成方法,包括: 形成一闸极介电质于一半导体基底上; 形成一第一金属层于一第一区域中之上述闸极介 电质上; 形成一第二金属层于一第二区域中之上述闸极介 电质上; 形成一防护层于上述第一及第二金属层上; 定义上述闸极介电质、上述第一金属层以及上述 防护层为一第一闸极堆叠,其中上述第一金属层之 剩余部分形成一第一闸电极,具有约小于4.3电子伏 特之功函数; 定义上述闸电极、上述第二金属层以及上述防护 层为一第二闸极堆叠,其中上述第二金属层之剩余 部分形成一第二闸电极,具有约大于4.9电子伏特之 功函数; 形成一第一间隙壁于上述第一闸极堆叠之一侧,且 形成一第二间隙壁于上述第二闸极堆叠之一侧,其 中上述第一以及第二间隙壁具有约小于100埃之厚 度; 形成一第三金属层于上述第一闸极堆叠上,以及形 成一第一源/汲极区,与上述第一闸极堆叠大体形 成一直线; 形成一第四金属层于上述第二闸极堆叠上,以及形 成一第二源/汲极区,与上述第二闸极堆叠大体形 成一直线; 执行一矽化制程,分别矽化上述第一以及第二源/ 汲极区以形成一第一以及一第二肖特基源/汲极区 ;以及 其中上述第一肖特基源/汲极区具有约小于4.3电子 伏特之功函数,并与上述第一闸极堆叠部分重叠, 其中上述第二肖特基源/汲极区具有约大于4.9电子 伏特之功函数,并与上述第二闸极堆叠部分重叠。 33.如申请专利范围第32项所述之积体电路形成方 法,更包括使用一杂质掺杂上述第一闸极堆叠以及 上述第一源/汲极区,其中上述杂质系选自砷(As)、 磷(P)、锑(Te)及其化合物。 34.如申请专利范围第32项所述之积体电路形成方 法,更包括使用一杂质掺杂上述第二闸极堆叠以及 上述第二源/汲极区,其中上述杂质系选自硼(B)、 二氟化硼(BF2)、铟(In)及其化合物。 35.如申请专利范围第32项所述之积体电路形成方 法,更包括于形成上述防护层前使用一杂质布植上 述第一金属层,其中上述杂质系选自氮(N)、锗(Ge) 、氧(O)及其化合物。 36.如申请专利范围第32项所述之积体电路形成方 法,更包括于形成上述防护层前使用一杂质布植上 述第二金属层,其中上述杂质系选自氮(N)、锗(Ge) 、氧(O)及其化合物。 37.如申请专利范围第32项所述之积体电路形成方 法,其中上述矽化制程系于约小于摄氏550度的温度 下执行。 图式简单说明: 第1图系显示根据本发明一较佳实施例之剖面图, 其中nMOS之闸极以及肖特基源/汲极区之功函数低 于4.3电子伏特,pMOS之闸极以及肖特基源/汲极区之 功函数高于4.9电子伏特; 第2图至第4图系显示根据第1图之实施例之制程中 间步骤的剖面图,其中MOS之闸极以及肖特基源/汲 极区之功函数大体相同; 第5图至第7图系显示根据第1图之实施例之制程中 间步骤的剖面图,其中MOS装置之闸极以及肖特基源 /汲极区具有不同的功函数; 第8图至第10图系显示根据第1图之实施例之制程中 间步骤的剖面图,其中MOS装置之闸极以及肖特基源 /汲极区具有不同的功函数; 第11图至第15图系显示一实施例之制程中间步骤的 剖面图,其电路同时具有nMOS以及pMOS,其中所有的MOS 装置之闸电极以及肖特基源/汲极大体具有相同之 功函数; 第16图至第19图系显示另一实施例之制程中间步骤 的剖面图,其电路同时具有nMOS以及pMOS,其中所有的 MOS装置之闸电极以及肖特基源/汲极可具有不同之 功函数;以及 第20图至第26图系显示一实施例之制程中间步骤的 剖面图,其电路同时具有nMOS以及pMOS,其中所有的MOS 装置之闸电极以及肖特基源/汲极可具有不同之功 函数。 |
