| 摘要 |
一种根据本发明之半导体记忆体装置可方便地改变ODT运作之调整时序，且无论该半导体记忆体装置经置放于一模组之哪一级，其具有一最佳化ODT时序。本发明包括：一阻抗调整单元，其用以回应一阻抗选择讯号而调整一输入衬垫的一阻抗值；一ODT运作控制单元，其用以使用一解码讯号及一ODT时序讯号产生该阻抗选择讯号从而控制该阻抗调整单元；一延迟调整单元，其用以为一预定时序延迟一内部控制时脉藉此产生该ODT时序讯号；及一ODT时序控制单元，其用以控制该延迟调整单元以根据该半导体记忆体装置是否经配置于一模组中之一第一级或一第二级来决定该预定时序的值。 |
