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1.一种动态随机存取记忆体之阵列结构,具有排列 成阵列之复数动态随机存取记忆区,每一动态随机 存取记忆区内用以形成一记忆胞,每一动态随机存 取记忆区包含有: 一深渠沟(deep trench)电容,形成于一半导体基材上, 具有相互电隔绝之一内插电极以及一基板电极; 一主动区,形成于该半导体基材上,该主动区可使 该内插电极以及一位元线相电连接,该主动区沿着 一元件电流之方向大致上具有一平均通道宽度,该 深渠沟电容之边界部分与该主动区相重叠,重叠边 界具有一连接宽度,大于该平均通道宽度;以及 一控制闸,形成于该主动区上,用以控制该元件电 流的流通。 2.如申请专利范围第1项所述之动态随机存取记忆 体之阵列结构,其中该连接宽度与该平均通道宽度 之比例介于1.1与2.5之间。 3.如申请专利范围第1项所述之动态随机存取记忆 体之阵列结构,其中该主动区的图案系选自十字状 、T字状及漏斗状其中之一。 4.一光罩,用以定义该动态随机存取记忆体之一阵 列结构内的复数主动区,该阵列结构包含有排列成 阵列之复数动态随机存取记忆区,每一动态随机存 取记忆区内用以形成一记忆胞,每一动态随机存取 记忆区包含有一深渠沟(deep trench)电容,形成于一 半导体基材上,具有相互电隔绝之一内插电极以及 一基板电极,该光罩包含有: 排成阵列之复数主动区,每一主动区用以定义位于 该半导体基材上之二相映射的主动区,每一主动区 位于一动态随机存取记忆区中,可使一对应之内插 电极以及一位元线相电连接,该主动区沿着一元件 电流之方向大致上具有一平均通道宽度,该深渠沟 电容之边界部分与该主动区相重叠,重叠边界具有 一连接宽度,大于该平均通道宽度。 5.如申请专利范围第4项所述之光罩,其中,该连接 宽度与该平均通道宽度之比例介于1.1与2.5之间。 6.如申请专利范围第4项所述之光罩,其中该主动区 的图案系选自十字状、T字状及漏斗状其中之一。 7.一制作动态随机存取记忆体之方法,包含有下列 步骤: 于一半导体基材上,形成一深渠沟(deep trench)电容, 该深渠沟(deep trench)电容具有相互电隔绝之一内插 电极以及一基板电极;以及 透过一光罩,于该半导体基材上,定义一主动区,该 主动区可使该内插电极以及一位元线相电连接,该 主动区沿着一元件电流之方向大致上具有一平均 通道宽度,该深渠沟电容之边界部分与该主动区相 重叠,重叠边界具有一连接宽度,大于该平均通道 宽度;以及 于该主动区上,形成一控制闸,用以控制该元件电 流的流通。 8.如申请专利范围第7项所述之制作动态随机存取 记忆体之方法,其中,该连接宽度与该平均通道宽 度之比例介于1.1与2.5之间。 9.如申请专利范围第7项所述之制作动态随机存取 记忆体之方法,其中该主动区的图案系选自十字状 、T字状及漏斗状其中之一。 图式简单说明: 第1图系显示习知DRAM的等效电路图。 第2图为一具有深渠沟电容器之DRAM的阵列结构示 意图。 第3图系显示第2图沿着3-3'线的立体示意图。 第4图系显示本发明较佳实施例之具有深渠沟电容 器之DRAM的阵列结构示意图。 第5图系显示第4图沿着5-5'线的立体示意图。 第6图系显示第4图及第5图中之一个记忆胞的等效 电路图。 第7A图系显示本发明另一较佳实施例之具有深渠 沟电容器之DRAM的阵列结构示意图。 第7B图系显示本发明又另一较佳实施例之具有深 渠沟电容器之DRAM的阵列结构示意图。 第8图系显示本发明较佳实施例之制程流程图。 |
