| 主权项 |
1.一种超高压MOS电晶体元件,包含有:一基底,具有一第一导电性;一源极掺杂区,具有一第二导电性,及设于该基底中;一第一掺杂区,具有该第一导电性,及设于该基底中,并且紧邻于该源极掺杂区;一第一离子井,具有该第一导电性,及包围该源极掺杂区以及该第一掺杂区;一闸极介电层,形成于该源极掺杂区及该第一离子井之上;一第一介电层,形成在一半导体区域上,并与该闸极介电层相衔接;一汲极掺杂区,具有该第二导电性,及远离该源极掺杂区,且设于该第一介电层之一侧;一第二离子井,具有该第二导电性,且包围该汲极掺杂区;一闸极,设于该闸极介电层上,并延伸到该第一介电层上;其中,该第一介电层具有一空洞位于该闸极之边缘下方;及一第二介电层覆盖该闸极、该闸极介电层、及该第一介电层,并保留该空洞。2.如申请专利范围第1项所述之超高压MOS电晶体元件,其中该第一介电层包括一场氧化层。3.如申请专利范围第1项所述之超高压MOS电晶体元件,其中该第一介电层包括一场氧化层,与该闸极介电层相衔接,并形成在该半导体区域上;及一增厚介电层,覆盖在该场氧化层上方,该增厚介电层具有该空洞位于该闸极之边缘下方。4.如申请专利范围第1项所述之超高压MOS电晶体元件,其中该第一介电层包括一场氧化层,与该闸极介电层相衔接,并形成在该半导体区域上;及一增厚介电层,覆盖在该场氧化层上方,该场氧化层与该增厚介电层一起具有该空洞位于该闸极之边缘下方。5.如申请专利范围第1项所述之超高压MOS电晶体元件,其中该空洞填有一低介电系数材料。6.如申请专利范围第1项所述之超高压MOS电晶体元件,其中该第一介电层包括一浅沟槽隔离区域。7.如申请专利范围第1项所述之超高压MOS电晶体元件,其中该第一介电层包括一浅沟槽隔离区域,与该闸极介电层相衔接,并形成在该半导体区域上;及一增厚介电层,覆盖在该浅沟槽隔离区域上方,该增厚介电层具有该空洞位于该闸极之边缘下方。8.如申请专利范围第1项所述之超高压MOS电晶体元件,其中该第一介电层包括一浅沟槽隔离区域,与该闸极介电层相衔接,并形成在该半导体区域上;及一增厚介电层,覆盖在该浅沟槽隔离区域上方,该浅沟槽隔离区域与该增厚介电层一起具有该空洞位于该闸极之边缘下方。9.如申请专利范围第1项所述之超高压MOS电晶体元件,其中该超高压MOS电晶体元件在该第一介电层下方的该基底中进一步包含一具有该第二导电性之第三离子井,其包围该第二离子井。10.一种超高压MOS电晶体元件,包含有:一基底,具有一第一导电性;一源极掺杂区,具有一第二导电性,及设于该基底中;一第一掺杂区,具有该第一导电性,及设于该基底中,并且紧邻于该源极掺杂区;一第一离子井,具有该第一导电性,及包围该源极掺杂区以及该第一掺杂区;一闸极介电层,形成于该源极掺杂区及该第一离子井之上;一场氧化层,与该闸极介电层相衔接,并形成在一半导体区域上;一低介电系数材料层,覆盖在该场氧化层上方;一汲极掺杂区,具有该第二导电性,及远离该源极掺杂区,且设于该场氧化层之一侧;一第二离子井,具有该第二导电性,且包围该汲极掺杂区;一闸极,设于该闸极介电层上,并延伸到该场氧化层以及该低介电系数材料层上;及一介电层覆盖该闸极、该闸极介电层、及该低介电系数材料层。11.一种超高压MOS电晶体元件,包含有:一基底,具有一第一导电性;一源极掺杂区,具有一第二导电性,及设于该基底中;一第一掺杂区,具有该第一导电性,及设于该基底中,并且紧邻于该源极掺杂区;一第一离子井,具有该第一导电性,及包围该源极掺杂区以及该第一掺杂区;一闸极介电层,形成于该源极掺杂区及该第一离子井之上;一浅沟槽隔离区域,其装填有多孔性氧化物材料,与该闸极介电层相衔接,并形成在一半导体区域上;一汲极掺杂区,具有该第二导电性,及远离该源极掺杂区,且设于该浅沟槽隔离区域之一侧;一第二离子井,具有该第二导电性,且包围该汲极掺杂区;一闸极,设于该闸极介电层上,并延伸到该浅沟槽隔离区域之上;及一介电层覆盖该闸极、该闸极介电层、及该浅沟槽隔离区域。12.一种制造超高压MOS电晶体元件之方法,包含有:提供一基底,其具有一第一导电性;形一成一第一离子井及一第二离子井,其分别具有该第一导电性及一第二导电性;形成一第一掺杂区于该第一离子井中,该第一掺杂区具有该第一导电性;分别形成一源极掺杂区及一汲极掺杂区于该第一离子井及该第二离子井中,该源极掺杂区具有一第二导电性,并且紧邻于该第一掺杂区,使得该第一离子井包围该源极掺杂区以及该第一掺杂区,该汲极掺杂区具有该第二导电性;形成一闸极介电层于该源极掺杂区及该第一离子井之上;形成一第一介电层于一半导体区域上,并与该闸极介电层相衔接,其中,该汲极掺杂区系远离该源极掺杂区,并以该第一介电层居其之间;形成一闸极于该闸极介电层上,并延伸到该第一介电层上;移除该第一介电层位于该闸极之边缘下方之部分,使形成一开口;及形成一第二介电层于该闸极、该闸极介电层、及该第一介电层之上,而于该开口形成一空洞。13.如申请专利范围第12项所述之方法,其中该形成第一介电层之步骤系形成一场氧化层。14.如申请专利范围第12项所述之方法,其中该形成第一介电层之步骤系形成一场氧化层于该半导体区域上并与该闸极介电层相衔接,及一增厚介电层于该场氧化层上方;并且该移除第一介电层位于该闸极之边缘下方之部分之步骤,系移除该增厚介电层之位于该闸极之边缘下方之部分,使形成该开口。15.如申请专利范围第12项所述之方法,其中该形成第一介电层之步骤系形成一场氧化层于该半导体区域上并与该闸极介电层相衔接,及一增厚介电层于该场氧化层上方;并且该移除第一介电层位于该闸极之边缘下方之部分之步骤,系移除该增厚介电层以及该场氧化层之位于该闸极之边缘下方之部分,使形成该开口。16.如申请专利范围第12项所述之方法,于形成该开口之后,进一步包括将一低介电系数材料填入该开口中。17.如申请专利范围第12项所述之方法,其中该形成第一介电层之步骤系形成一浅沟槽隔离区域。18.如申请专利范围第12项所述之方法,其中该形成第一介电层之步骤系形成一浅沟槽隔离区域于该半导体区域上并与该闸极介电层相衔接,及一增厚介电层于该浅沟槽隔离区域上方;并且该移除第一介电层位于该闸极之边缘下方之部分之步骤,系移除该增厚介电层之位于该闸极之边缘下方之部分,使形成该开口。19.如申请专利范围第12项所述之方法,其中该形成第一介电层之步骤系形成一浅沟槽隔离区域于该半导体区域上并与该闸极介电层相衔接,及一增厚介电层于该浅沟槽隔离区域上方;并且该移除第一介电层位于该闸极之边缘下方之部分之步骤,系移除该增厚介电层以及该浅沟槽隔离区域之位于该闸极之边缘下方之部分,使形成该开口。20.一种制造超高压MOS电晶体元件之方法,包含有:提供一基底,其具有一第一导电性;形成一第一离子井及一第二离子井,其分别具有该第一导电性及一第二导电性;形成一第一掺杂区于该第一离子井中,该第一掺杂区具有该第一导电性;分别形成一源极掺杂区及一汲极掺杂区于该第一离子井及该第二离子井中,该源极掺杂区具有一第二导电性,并且紧邻于该第一掺杂区,使得该第一离子井包围该源极掺杂区以及该第一掺杂区,该汲极掺杂区具有该第二导电性;形成一闸极介电层于该源极掺杂区及该第一离子井之上;形成一场氧化层于一半导体区域上;形成一低介电系数材料层于该场氧化层上,其中,该汲极掺杂区系远离该源极掺杂区,并以该场氧化层居其之间;形成一闸极于该闸极介电层上,并延伸到该低介电系数材料层上;及形成一介电层于该闸极、该闸极介电层、及该低介电系数材料层之上。21.一种制造超高压MOS电晶体元件之方法,包含有:提供一基底,其具有一第一导电性;形成一第一离子井及一第二离子井,其分别具有该第一导电性及一第二导电性;形成一第一掺杂区于该第一离子井中,该第一掺杂区具有该第一导电性;分别形成一源极掺杂区及一汲极掺杂区于该第一离子井及该第二离子井中,该源极掺杂区具有一第二导电性,并且紧邻于该第一掺杂区,使得该第一离子井包围该源极掺杂区以及该第一掺杂区,该汲极掺杂区具有该第二导电性;形成一闸极介电层于该源极掺杂区及该第一离子井之上;形成一浅沟槽隔离区域于一半导体区域上,并与该闸极介电层相衔接,其中,该浅沟槽隔离区域装填有多孔性氧化物材料,该汲极掺杂区系远离该源极掺杂区,并以该浅沟槽隔离区域居其之间;形成一闸极于该闸极介电层上,并延伸到该浅沟槽隔离区域上;及形成一介电层于该闸极、该闸极介电层、及该浅沟槽隔离区域之上。22.一种超高压MOS电晶体元件,包含有:一半导体基底;至少一掺杂区位于该半导体基底;一闸极位于该半导体基底上;一第一介电层位于该闸极与该掺杂区之间以供隔离,且该闸极延伸至该第一介电层上,其中该第一介电层具有至少一空洞位于该闸极之边缘下方;及一第二介电层覆盖该闸极、该掺杂区、及该第一介电层,并保留该空洞。23.如申请专利范围第22项所述之超高压MOS电晶体元件,进一步包括一闸极介电层位于该闸极与该半导体基底之间。24.如申请专利范围第22项所述之超高压MOS电晶体元件,其中该掺杂区包括一源极或汲极结构:25.如申请专利范围第22项所述之超高压MOS电晶体元件,其中该第一介电层包括一场氧化层。26.如申请专利范围第22项所述之超高压MOS电晶体元件,其中该第一介电层包括一场氧化层及一增厚介电层堆叠于该场氧化层上,及该空洞位于该场氧化层之处。27.如申请专利范围第22项所述之超高压MOS电晶体元件,其中该第一介电层包括一场氧化层及一增厚介电层堆叠于该场氧化层上,及该空洞位于该场氧化层与该增厚介电层二者之处。28.如申请专利范围第22项所述之超高压MOS电晶体元件,其中该第一介电层包括一浅沟槽隔离区域。29.如申请专利范围第22项所述之超高压MOS电晶体元件,其中该第一介电层包括一浅沟槽隔离区域及一增厚介电层堆叠于该浅沟槽隔离区域上,及该空洞位于该浅沟槽隔离区域之处。30.如申请专利范围第22项所述之超高压MOS电晶体元件,其中该第一介电层包括一浅沟槽隔离区域及一增厚介电层堆叠于该浅沟槽隔离区域上,及该空洞位于该浅沟槽隔离区域与该增厚介电层之处。31.如申请专利范围第22项所述之超高压MOS电晶体元件,其中该空洞填有一低介电系数材料。32.如申请专利范围第22项所述之超高压MOS电晶体元件,其包括二个掺杂区分别做为源极及汲极结构,而配置于该闸极二侧。33.如申请专利范围第32项所述之超高压MOS电晶体元件,其中位于该闸极指向汲极结构或源极结构端之边缘下方之该第一介电层具有该空洞。34.如申请专利范围第32项所述之超高压MOS电晶体元件,其中位于该闸极指向汲极结构及源极结构二端之边缘下方之该第一介电层均具有该空洞。35.一种超高压MOS电晶体元件,包含有:一半导体基底;至少一掺杂区位于该半导体基底;一闸极位于该半导体基底上;及一第一介电层位于该闸极与该掺杂区之间以供隔离,且该闸极延伸至该第一介电层上,其中该第一介电层包括多孔性氧化物材料。36.一种超高压MOS电晶体元件,包含有:一半导体基底;至少一掺杂区位于该半导体基底;一闸极位于该半导体基底上;一低介电系数材料层与一场氧化层上下堆叠并位于该闸极与该掺杂区之间以供隔离,且该闸极延伸至该低介电系数材料层上;及一第二介电层覆盖该闸极、该掺杂区、及该第一介电层。图式简单说明:第1图绘示的是习知超高压NMOS电晶体元件的剖面示意图。第2图绘示的是本发明超高压NMOS元件的剖面示意图。第3图绘示的是本发明另一具体实施例的超高压NMOS元件的剖面示意图。第4图绘示的是本发明又另一具体实施例的超高压NMOS元件的剖面示意图。第5图绘示的是本发明再另一具体实施例的超高压NMOS元件的剖面示意图。第6图绘示的是本发明又再另一具体实施例的超高压NMOS元件的剖面示意图。第7图绘示的是本发明仍另一具体实施例的超高压NMOS元件的剖面示意图。第8至9图绘示的是依据本发明之制造超高压MOS电晶体元件之方法过程之元件剖面示意图。第10图绘示的是依据本发明之超高压MOS电晶体元件的剖面示意图。 |
