| 主权项 |
1.一种半导体装置,其特征在于:包含半导体基板;凹部,形成于上述半导体基板;记忆胞电晶体,包括:设于上述半导体基板上的闸极及闸绝缘膜,在上述半导体基板内设于上述闸极两侧方的源极扩散层和汲极扩散层,及形成于上述闸极之侧面上之第一侧壁;及电容器,包括:以横跨上述半导体基板上面和上述凹部的至少一部分之方式由与上述记忆胞电晶体的闸极共同的导体膜形成的板极,及设于上述板极下方的电容绝缘膜及形成于上述板极之侧面上之第二侧壁;且位于上述闸极及上述板极之间之上述源极扩散层之上面整体系被上述第一侧壁及第二侧壁覆盖。2.如申请专利范围第1项之半导体装置,其中上述电容器更包括储存节点用扩散层,其在上述半导体基板内夹住上述电容绝缘膜,和上述板极对向而形成,连接于上述记忆胞电晶体的源极、汲极扩散层中任何一方的扩散层,和上述源极、汲极扩散层为相同导电型。3.如申请专利范围第1项之半导体装置,其中在上述凹部的下部埋入绝缘膜;上述板极及电容绝缘膜在上述凹部内形成于上述绝缘膜上。4.如申请专利范围第3项之半导体装置,其中上述凹部内的绝缘膜中至少一个为元件分离用绝缘膜。5.如申请专利范围第1项之半导体装置,其中上述板极及电容绝缘膜掩埋上述凹部内。6.如申请专利范围第5项之半导体装置,其中形成上述板极的上述导体膜及上述电容绝缘膜的合计厚度为上述凹部的宽度二分之一以上。7.如申请专利范围第5项之半导体装置,其中更包括上部绝缘膜,其设于用作形成上述板极的导体膜上;上述上部绝缘膜、形成有上述板极的上述导体膜、及上述电容绝缘膜的合计厚度为上述凹部的宽度二分之一以上。8.如申请专利范围第1至7项中任一项之半导体装置,其中上述电容绝缘膜和上述记忆胞电晶体的上述闸绝缘膜系由共同的膜所形式。9.如申请专利范围第1至7项中任一项之半导体装置,其中上述电容绝缘膜和上述记忆胞电晶体的上述闸绝缘膜系由互相不同的膜所形成。10.如申请专利范围第1至7项中任一项之半导体装置,其中更包含逻辑电晶体,其包括:设于上述半导体基板上的闸极和闸绝缘膜,及形成于上述半导体基板内的源极、汲极扩散层;上述电容器的板极、上述记忆胞电晶体的闸极、及上述逻辑电路电晶体的各闸极均系由共同的导体膜所形成。11.一种半导体装置之制造方法,其特征在于:该半导体装置系包含:半导体基板、具有闸极和源极、汲极扩散层的记忆胞电晶体、及具有板极和电容绝缘膜的电容器;该制造方法包含以下制程:(a)在上述半导体基板的上面区域形成沟渠;(b)形成掩埋上述沟渠的第一绝缘膜;(c)除去上述第一绝缘膜的上部;(d)在上述制程(c)后,遍及上述沟渠内及上述半导体基板的上面上形第二绝缘膜及覆盖该第二绝缘膜的导体膜;及(e)将上述导体膜形成图案,形成上述记忆胞电晶体的闸极和上述电容器的板极;(f)于上述半导体基板,以上述闸极及板极作为幕罩,藉由离子注入低浓度之杂质,形成源极扩散层及汲极扩散层;及(g)于上述闸极之侧面上形成第一侧壁,且于上述板极之侧面上形成第二侧壁;且在上述制程(g),位于上述闸极及上述板极之间之上述源极扩散层之上面整体被上述第一侧壁及第二侧壁覆盖。12.如申请专利范围第11项之半导体装置之制造方法,其中在上述制程(c)后上述制程(d)前,更包含下述制程:在遍及上述半导体基板上面的一部分和上述沟渠露出的侧面的区域掺入杂质,形成上述电容器成为储存节点的杂质扩散层。13.如申请专利范围第11项之半导体装置之制造方法,其中在上述制程(d)依次层叠氧化膜和氮化膜作为上述第二绝缘膜后,使上述氮化膜氧化,形成包括氧化膜、氮化膜及氧化膜的层叠膜的电容绝缘膜,并且使上述半导体基板的表面氧化而形成上述记忆胞电晶体的闸绝缘膜;在上述制程(e)将上述导体膜形成于上述电容绝缘膜和闸绝缘膜上。14.如申请专利范围第11至13项中任一项之半导体装置之制造方法,其中上述半专体装置更包含逻辑电晶体,其包括闸极和源极、汲极扩散层;在上述制程(a),在上述逻辑电晶体形成区域形成元件分离用的沟渠;在上述制程(b)用上述第一绝缘膜掩埋上述逻辑电晶体形成区域的上述沟渠;在上述制程(c)掩埋上述逻辑电晶体形成区域的上述沟渠的上述第一绝缘膜照样留下。15.一种半导体装置之制造方法,其特征在于:该半导体装置系系包含:半导体基板、具有闸极和源极、汲极扩散层的记忆胞电晶体、及具有板极和电容绝缘膜的电容器;该制造方法包含以下制程:(a)在上述半导体基板的上面区域形成沟渠;(b)遍及上述沟渠内及上述半导体基板的上面上形成第二绝缘膜和覆盖该第二绝缘膜的导体膜;(c)将上述导体膜形成图案,形成上述记忆胞电晶体的闸极和上述电容器的板极;(d)于上述半导体基板,以上述闸极及板极作为幕罩,藉由离子注入,形成源极扩散层及汲极扩散层;及(e)于上述闸极之侧面上形成第一侧壁,且于上述板极之侧面上形成第二侧壁;且在上述制程(b),上述第二绝缘膜和上述导体膜的合计膜厚系形成为比上述沟渠的沟宽二分之一厚;在上述制程(e),位于上述闸极及上述板极之间之上述源极扩散层之上面整体被上述第一侧壁及第二侧壁覆盖。16.如申请专利范围第15项之半导体装置之制造方法,其中在上述制程(b)依次层叠氧化膜和氮化膜作为上述第二绝缘膜后,使上述氮化膜氧化,形成包括氧化膜、氮化膜及氧化膜的层叠膜的电容绝缘膜,并且使上述半导体基板的表面氧化而形成上述记忆胞电晶体的闸绝缘膜;在上述制程(c)将上述导体膜形成于上述电容绝缘膜和闸绝缘膜上。17.如申请专利范围第15或16项之半导体装置之制造方法,其中在上述制程(a)前更包含下述制程:形成包括氧化膜的沟渠分离;在上述制程(a)使用具有开口的阻剂罩幕,蚀刻上述半导体基板,藉此形成上述沟渠,该开口系包含上述沟渠分离的一部分且横跨多数活性区域。图式简单说明:图1为显示关于本发明第一实施形态的半导体装置中记忆体部结构的平面图。图2(a)、(b)分别为图1所示的IIa-IIa线的截面图及IIb-IIb线的截面图。图3(a)-(c)为显示第一实施形态的半导体装置之第一制造方法的截面图。图4(a)-(c)为显示第一实施形态的半导体装置之第二制造方法的截面图。图5(a)-(c)为显第一实施形态变形例的半导体装置制程的截面图。图6为显示关于本发明第二实施形态的半导体装置中记忆体部结构的平面图。图7(a)、(b)分别为图6所示的VIIa-VIIa线截面图及VIIb-VIIb线的截面图。图8(a)-(c)为显示第二实施形态的半导体装置制程的截面图。图9(a)-(c)为显示本实施形态的半导体装置之制造方法的变形例的截面图。图10为显示关于本发明第三实施形态的半导体装置中记忆体部结构的平面图。图11(a)、(b)分别为图10所示的XIa-XIa线的截面图及XIb-XIb线的截面图。图12(a)、(b)分别依次为省略比闸极及板极上方的构件而显示关于本发明第四实施形态的半导体装置中记忆体部结构的平面图及显示形成电容器用沟渠时使用的阻剂罩幕构造的平面图。图13(a)-(d)分别为图12所示的XIIIa-XIIIa线的截面图及XIIIb-XIIIb线的截面图。图14(a)、(b)分别依次为省略比闸极及板极上方的构件而显示关于本发明第五实施形态的半导体装置中记忆体部结构的平面图及显示形成电容器用沟渠时使用的阻剂罩幕构造的平面图。图15(a)-(d)分别为图14所示的XVa-XVa线的截面图及XVb-XVb线的截面图。 |
