| 主权项 |
1.一种具有预设的资料输入/输出宽度之NAND型快闪记忆体装置,包括:一配置成复数条列及复数条行之矩阵形式的记忆体单元之记忆体单元阵列;一用于透过复数条行从该记忆体单元阵列读出资料之读出电路并且暂时储存该读出资料;一连接在该读出电路及一资料输出电路之间的内部资料滙流排,用于从该读出电路传送资料至该资料输出电路;及一根据作业模式用于改变内部资料滙流排宽度的控制电路,以便在一验证作业期间使内部资料滙流排的宽度大于该记忆体装置的资料输入/输出宽度。2.如专利申请范围第1项之NAND型快闪记忆体装置,其中该内部资料滙流排在读取作业期间具有第一宽度及在验证作业期间具有第二宽度,第二宽度大于第一宽度。3.如专利申请范围第2项之NAND型快闪记忆体装置,其中该内部资料滙流排的第一宽度等于该记忆体装置的资料输入/输出宽度。4.如专利申请范围第3项之NAND型快闪记忆体装置,其中该内部资料滙流排的第二宽度系大于等于第一宽度的两倍。5.如专利申请范围第4项之NAND型快闪记忆体装置,其中当程式化回路系由一程式化间隔及一验证间隔所构成时,该验证作业系在该程式化间隔之后执行。6.如专利申请范围第4项之NAND型快闪记忆体装置,其中当程式化回路系由一程式化间隔及一验证间隔所构成时,该验证作业系在该程式化间隔中执行。7.一种具有复数个资料/输入/输出脚线之NAND型快闪记忆体装置,包括:一配置成复数条字组线及复数条位元线之矩阵形式的记忆体单元之记忆体单元阵列;一用于透过复数条位元线感测储存于该记忆体单元中之复数个资料位元的读出电路并且暂时闩住所感测的资料位元;一包括一第一行选取单元及一第二行选取单元的行选取电路,其中该第一行选取单元会回应第一行选取信号及第二行选取信号,并且依序地选取第一群闩资料位元,该第二行选取单元会回应第一行选取信号及第三行选取信号并且依序地选取第二群闩资料位元;一用于解码一行位址并且产生第一至第三行选取信号的行解码电路,其中该第二及第三行选取信号系依序及同时开启并且在验证作业期间同时从该第一及第二行选取单元输出资料位元;一用于在验证作业期间根据部分的行位址位元产生输出启动信号的控制电路;一用于接收第一行选取单元之第一输出信号及第二行选取单元之第二输出信号并且用于在验证作业期间根据该输出启动信号将第一及第二输出信号中对应的输出信号相乘的乘法电路;及一用于检查该乘法电路的输出信号是否具有相同値的通过/失败检查电路,其中由每个该第一及第二行选取单元所选取的资料位元数量会等于该资料输入/输出脚线的数量。8.如专利申请范围第7项之NAND型快闪记忆体装置,进一步包括一用于接收该行位址并且在验证作业期间判断该行位址是否系最终位址之位址侦测电路。9.如专利申请范围第8项之NAND型快闪记忆体装置,其中当侦测到最终位址时便会停止产生行位址。10.如专利申请范围第7项之NAND型快闪记忆体装置,其中当程式化回路系由一程式化间隔及一验证间隔所构成时,该验证作业系在该程式化间隔之后执行。11.如专利申请范围第7项之NAND型快闪记忆体装置,其中当程式化回路系由一程式化间隔及一验证间隔所构成时,该验证作业系在该程式化间隔中执行。12.如专利申请范围第7项之NAND型快闪记忆体装置,其中该行解码电路会在读取作业期间产生第一至第三行选取信号,以便该第一行选取单元可以依序选取所有的第一群闩资料位元及该第二行选取单元可以依序选取所有的第二群闩资料位元。13.如专利申请范围第12项之NAND型快闪记忆体装置,其中该乘法电路可作为一多工器电路以便在读取作业期间输出第一及第二行选取单元之中任一个输出信号及其它行选取单元之其它输出信号。14.如专利申请范围第13项之NAND型快闪记忆体装置,进一步包括一用于接收该多工器电路之输出信号及经由该资料输入/输出脚线输出所输入之输出信号的资料输出电路。15.一种具有形成预设资料宽度之资料输入/输出脚线之NAND型快闪记忆体装置,包括:一配置成复数条字组线及复数条位元线之矩阵形式的记忆体单元之记忆体单元阵列;一用于透过复数条位元线感测储存于该记忆体单元中之资料位元的读出电路并且暂时闩住所感测的资料位元;一包括一第一行选取单元及一第二行选取单元的行选取电路,其中该第一行选取单元会回应第一行选取信号及第二行选取信号并且依序地选取第一群闩资料位元,该第二行选取单元会回应第一行选取信号及第三行选取信号并且依序地选取第二群闩资料位元;一用于解码一行位址并且产生第一至第三行选取信号的行解码电路,其中该第二及第三行选取信号系依序及同时开启以便可以从第一及第二行选取单元输出资料位元;一用于传送第一行选取单元所选取之第一群的闩资料位元之第一内部资料滙流排;一用于传送第二行选取单元所选取之第二群的闩资料位元之第二内部资料滙流排;一用于在验证作业期间根据部分的行位址位元产生输出启动信号的控制电路;一用于接收经由第一内部资料滙流排传送之第一行选取单元之第一输出信号及经由第二内部资料滙流排传送之第二行选取单元之第二输出信号并且用于在验证作业期间根据该输出启动信号将所输入的第一及第二输出信号中对应的输出信号相乘的逻辑电路;及一用于检查该逻辑电路的输出信号是否具有相同値的通过/失败检查电路,其中由每个该第一及第二内部资料滙流排的宽度会等于该记忆体装置的资料宽度。16.如专利申请范围第15项之NAND型快闪记忆体装置,进一步包括一用于接收该行位址并且在验证作业期间判断该行位址是否系最终位址之位址侦测电路。17.如专利申请范围第16项之NAND型快闪记忆体装置,其中当侦测到最终位址时便会停止产生行位址。18.如专利申请范围第15项之NAND型快闪记忆体装置,其中当程式化回路系由一程式化间隔及一验证间隔所构成时,该验证作业系在该程式化间隔之后执行。19.如专利申请范围第15项之NAND型快闪记忆体装置,其中当程式化回路系由一程式化间隔及一验证间隔所构成时,该验证作业系在该程式化间隔中执行。20.如专利申请范围第15项之NAND型快闪记忆体装置,其中该行解码电路会在读取作业期间产生第一至第三行选取信号,以便该第一行选取单元可以依序选取所有的第一群闩资料位元及该第二行选取单元可以依序选取所有的第二群闩资料位元。21.如专利申请范围第15项之NAND型快闪记忆体装置,其中该逻辑电路可作为一多工器电路以便在读取作业期间输出第一及第二行选取单元之中任一个输出信号及其它行选取单元之其它输出信号。22.如专利申请范围第21项之NAND型快闪记忆体装置,进一步包括一用于接收该多工器电路之输出信号及在读取作业期间经由该资料输入/输出脚线输出所输入之输出信号的资料输出电路。23.一种具有形成预设资料宽度之复数个页缓冲器之NAND型快闪记忆体装置,包括:一配置成复数条列及复数条行之矩阵形式的记忆体单元之记忆体单元阵列;一包括分割成第一至第四页缓冲器群之过复数个页缓冲器之读出电路,其中每个页缓冲器系连接至对应的行,透过该对应行感测该记忆体单元阵列中的资料并且暂时闩住所感测的资料位元;一包括分别对应第一至第四页缓冲器群之第一至第四行选取单元之行闸极电路,其中每个第一至第四行选取单元会根据对应共同的行选取信号之行选取信号选取闩在对应的页缓冲器群中之部分的资料位元;一包括分别对应第一至第四行选取单元之第一至第四内部资料滙流排之内部资料传输路径,其中每个第一至第四内部资料滙流排会传送从对应的行选取单元输出的资料位元;一用于解码一行位址并且产生对应该共同的行选取信号及每个行选取单元之行选取信号,其中对应每个行选取单元之行选取信号会同时及依序地开启以便可以同时从第一至第四行选取单元输出资料位元;一用于在验证作业期间根据部分的行位址位元产生输出启动信号的控制电路;一用于接收经由第一至第四内部资料滙流排传送之第一至第四行选取单元之第一至第四输出信号并且用于在验证作业期间根据该输出启动信号将所输入的第一至第四输出信号中对应的输出信号相乘的逻辑电路;及一用于检查该逻辑电路的输出信号是否具有相同値的通过/失败检查电路,其中由每个该第一至第四内部资料滙流排的宽度会等于该记忆体装置的资料宽度。24.如专利申请范围第23项之NAND型快闪记忆体装置,进一步包括一用于接收该行位址并且在验证作业期间侦测该行位址是否系最终位址之位址侦测电路。25.如专利申请范围第24项之NAND型快闪记忆体装置,其中当侦测到最终位址时便会停止产生行位址。26.如专利申请范围第23项之NAND型快闪记忆体装置,其中当程式化回路系由一程式化间隔及一验证间隔所构成时,该验证作业系在该程式化间隔之后执行。27.如专利申请范围第23项之NAND型快闪记忆体装置,其中当程式化回路系由一程式化间隔及一验证间隔所构成时,该验证作业系在该程式化间隔中执行。28.如专利申请范围第23项之NAND型快闪记忆体装置,其中该行前置解码电路会在读取作业期间产生对应该共同的行选取信号及每个行选取单元之行选取信号,以便该对应的行选取单元可以依序选取闩锁在每个第一至第四页缓冲器群中的资料位元。29.如专利申请范围第23项之NAND型快闪记忆体装置,其中该逻辑电路可作为一多工器电路,以便可以在读取作业期间经由该第一至第四内部资料滙流排依序地输出闩在第一至第四页缓冲器群中的资料位元。30.如专利申请范围第29项之NAND型快闪记忆体装置,进一步包括一用于接收该多工器电路之输出信号及在读取作业期间经由该资料输入/输出脚线输出所输入之输出信号的资料输出电路。图式简单说明:图1所示的系一般的NAND型快闪记忆体的方块图。图2所示的系图1之部份页缓冲电路的电路图。图3所示的系图1之部份行解码电路的电路图。图4所示的系根据本发明的NAND型快闪记忆体装置的方块图。图5所示的系图4之行选取单元的较佳具体实施例。图6所示的系图4之行前置解码电路之第一行前置解码单元的较佳具体实施例。图7所示的系图4之行前置解码电路之第二行前置解码单元的较佳具体实施例。图8所示的系图4之逻辑控制电路之较佳具体实施例。图9所示的系图4之逻辑电路之方块图。图10所示的系图9之逻辑单元之较佳具体实施例。图11所示的系图4之通过/失败检查电路之较佳具体实施例。图12所示的系图4之位址控制电路及行位址产生电路之较佳具体实施例。图13所示的系图4之位址侦测电路之较佳具体实施例。图14所示的系解释根据本发明的NAND型快闪记忆体装置之其中一种程式化作业模式之图式。图15所示的系解释根据本发明的NAND型快闪记忆体装置之行扫描作业之作业时序图。图16所示的系解释根据本发明的NAND型快闪记忆体装置之读取作业之作业时序图。 |
