| 主权项 |
1.一种制造积体电容器排列(110)之方法,方法中实施下列步骤:产生一层堆叠(124b),其依序包括:一基电极层(14),一基介电层(16),至少一中央电极层(18),一盖介电层(20),及一盖电极层(22),利用第一微影方法图案化盖电极层(22)及中央电极层(18),及利用第二微影方法图案化盖电极层(22a)及基电极层(14)。2.如申请专利范围第1项之方法,其中含至少二中央电极层(S2-S8)之一堆叠产生于基电极层(S1)及盖电极层(S9)之间,一中央介电层(D2)位于二相邻中央电极层(S2,S3)间,在中央电极层(S2)产生后及相邻中央电极层(S3)产生前产生。3.如申请专利范围第2项之方法,其中在第一微影方法期间,至少安排在盖电极层(S9)与中央电极层(S6)间之一至少一电极层(S8)与盖电极层(S9)一起图案化,其中在第一微影方法期间,安排在中央电极层(S6)与基电极层(S1)间之至少一电极层(S5)与中央电极层(S6)一起图案化,其中在第二微影方法期间,盖电极层(S9)及安排在盖电极层(S9)与中央电极层(S6)间之电极层(S8)被图案化,及其中在第二微影方法期间,基电极层(S1)及安排在基电极层(S1)及中央电极层(S6)间之至少一电极层(S2)被图案化。4.如申请专利范围第3项之方法,其中不相邻电极层(S3,S6)被图案化之第三微影方法至少实施一次,而不包括位于电极层(S3,S6)间之电极层(S4,S5),已在第三微影方法中图案化之该电极层在第三微影方法中图案化。5.如申请专利范围第1项之方法,其中在第一微影方法期间,至少安排在盖电极层(S9)与中央电极层(S6)间之一至少一电极层(S8)与盖电极层(S9)一起图案化,其中在第一微影方法期间,安排在中央电极层(S6)与基电极层(S1)间之至少一电极层(S5)与中央电极层(S6)一起图案化,其中在第二微影方法期间,盖电极层(S9)及安排在盖电极层(S9)与中央电极层(S6)间之电极层(S8)被图案化,及其中在第二微影方法期间,基电极层(S1)及安排在基电极层(S1)及中央电极层(S6)间之至少一电极层(S2)被图案化。6.如申请专利范围第5项之方法,其中不相邻电极层(S3,S6)被图案化之第三微影方法至少实施一次,而不包括位于电极层(S3,S6)间之电极层(S4,S5),已在第三微影方法中图案化之该电极层在第三微影方法中图案化。7.如申请专利范围第1至第6项任一项之方法,其中,当实施微影方法时,蚀刻停止至少在一介电层(16,18),该介电层位于至少一电极层(16,22)之下,其在上次微影方法中蚀刻,及/或全面蚀刻较佳以乾化学或化学物理方式实施,及/或实施一端点侦测以侦出蚀刻之端点,特别是,根据至少一光谱线评估之端点侦测。8.如申请专利范围第7项之方法,其中至少一微影方法实施在至少一电极(16,22),该电极在此微影方法中已蚀刻,由化学或化学物理方法蚀刻,及其中此电极(16,22)之其余部分或此电极(16,22)之渣滓由湿化学方式蚀刻。9.如申请专利范围第1项至第6项任一项之方法,其中至少一微影方法实施在至少一电极(16,22),该电极在此微影方法中已蚀刻,由化学或化学物理方法蚀刻,及其中此电极(16,22)之其余部分或此电极(16,22)之渣滓由湿化学方式蚀刻。10.如申请专利范围第1至第6项任一项之方法,其中在电极层附近并已在上次微影方法中图案化之介电层(D1)之至少一部分蚀刻区或介电层(D1-D9)之全部部分蚀刻区,在至少一随后微影方法中以抗蚀剂盖住,及/或其中在一微影方法中图案化之电极层边缘区,位于此微影方法中蚀刻之介电层(D1-D9)之附近,该电极层边缘区在随后之微影方法中被移除。11.如申请专利范围第1至第6项任一项之方法,其中该充分图案化之层堆叠(124b)设计为无电极(114a,118a,122b),该电极与堆叠方向齐平。12.如申请专利范围第1至第6项任一项之方法,其中每一第二电极之电极连接安排在堆叠之一侧,且其中其他电极之电极连接安排在堆叠之另一侧。13.如申请利范围第1至第6项任一项之方法,其中该电极层(114a,118a,122b)以相同厚度制造,或其中一电极层(322),其较其他电极层(314)较早图案化,该电极层之设计较另一电极层(314)为厚,较厚电极(322)较佳为盖电极层。14.如申请专利范围第1至第6项任一项之方法,其中一电极之连接排列在一电极之至少一侧,至少二侧,至少三侧或至少四侧。15.如申请专利范围第1至第6项任一项之方法,其中一电极层图案化后构成复数个部分电极(426-430),该部分电极(426-430)可能被连接以便增加电容器排列(420)之电容,及/或其中至少一电极层,较佳为所有电极层或半数以上之电极层,设计为较100nm或60nm薄。16.一种积体电容器排列(500),特别是具有利用申请专利范围第1-12项中一项之方法制造之电容排列(500)特性之电容器排列,其依序包括:一基电极(S1),一基介电质(D1),至少二中央电极(S2,S3),一盖介电(D8),及一盖电极(S9)。17.如申请专利范围第16项之电容器排列(500),其中,二以上之中央电极(S2-S8),三以上之中央电极(S2-S8),或五个以上之中央电极(S2-S8)安排在基电极(S1)与盖电极(S9)之间,及/或其中至少一电极,较佳为半数以上之电极,较100nm或60nm薄。18.一种积体电路排列,包括一电容器排列(700,800),其具有至少三个金属化层(Me1-Me4),该层由中间层(ILD1-ILD3)彼此分隔,及包括互联(718,728)供连接电子组件,具有导电接点部分(通路1-通路10),位于与金属化层(Me1-Me4)成横向位置,具有一电容器排列(700),包括电极(710,712,732),其经接触部分(通路1-通路10)连接以构成二交织网电容器极板,电容器排列(700)之电极(710,712)安排在至少二中间层(ILD1-ILD3)中。19.如申请专利范围第18项之积体电路排列,其中电容器排列(700)之至少一电极(710)及一部分电极(720)位于一金属化层(Me1,Me2),及/或其中电容器(700)之至少一电极包括一部分电极(720)位于金属层(Me2)中,及一部分电极(712)位于中间层(ILD1)中,二部分电极(720,712)经至少一接触部分(通路2-3)或复数个接触部分彼此连接。20.如申请专利范围第19项之积体电路排列,其中电容器排(700)之电极(712,722,732)安排于至少三中间层(ILD1-ILD3)或三以上之中间层(ILD1-ILD3)中。21.如申请专利范围第18项之积体电路排列,其中电容器排列(700)之电极(712,722,732)安排于至少三中间层(ILD1-ILD3)或三以上之中间层(ILD1-ILD3)中。22.如申请专利范围第18项至第21项任一项之积体电路排列,其包括至少一电极(722)安排在中间层(ILD2),及具有与安排于另一中间层(ILD3)中之另一电极(732)相同之轮廓。23.如申请专利范围第22项之积体电路排列,其中具有相同轮廓于边缘之电极(722,732)安排成齐平(736,738),较佳沿全边缘,与支撑电容器排列(700)之基板表面垂直。24.如申请专利范围第18项至第21项任一项之积体电路排列,其中电容器排列之至少二电极(822,824)或至少三电极(822-826)安排在二金属化层(802,804)之间。25.如申请专利范围第18项至第21项任一项之积体电路排列,其中在电容器排列(800)中之至少三连续电极(822-826)系利用数个微影方法图案化,其数目小于连续电极(822-826)之数目。26.如申请专利范围第18项至第21项任一项之积体电路排列,其中之每一电极系以复数个接触部分(通路1-10)连接,及/或其中位于中间层(ILD1-ILD3)之至少一部分电极(722)之接触表面构成该部分电极基本表面积之30%或50%以上,及/或其中用以连接至少一非部分电极之另一电极之接触表面之尺寸与部分电极之接触表面相同。27.如申请专利范围第18项至第21项任一项之积体电路排列,其中该金属化层(Me1-Me4)之金属部分由铜,铝,及含至少90%铜之铜合金及含少90%铝之铝合金组成,及/或其中之金属化层(Me1-Me4)之厚度大于100nm,或大于150nm,及/或其中之接触系与金属化层(Me1-Me4)表面上之金属部分达成,该表面彼此背离,及/或其中中间层(ILD1-ILD3)中之电极由金属或金属合金组成,或包含金属或金属合金,特别是金属氮化物,较佳为氮化钛或氮化钽,及/或其中中间层(ILD1-ILD3)之至少一电极之厚度为小于100nm,或小于60nm,及/或其中之接触系与中间层(ILD1-ILD3)中之电极之仅一表面上达成,及/或其中之中间层(ILD1-ILD3)由氧化物组成或包含氧化物,特别是二氧化矽,或含氮化物或由氮化物组成,特别是氮化矽。28.一种电容器排列(700),具有至少二积体电容器排列(700),除其供限定接触部分(通路1-10)之位置之几何设计外,根据相同之几何设计产生,二电容器排列(700)之至少其中之一构造为以上申请专利范围一项之电容器排列(700),及至少一供连接一电极(710)之接触部分(通路1-10)出现于一电容器排列(700)中,而未出现于另一电容器排列中,俾在另一电容器中之至少一电极未连接。29.如申请专利范围第28项之电容器排列(700),其中连接之电极(710)与一电容器排列(700)为同一位置,如未连接之电极与另一电容器排列之位置一样。30.一种制造积体电容器(1134)之方法,包含以下步骤:产生一介电层(1104);介电层(1104)产生后,产生一电极层(1106),利用化学或化学-物理乾蚀刻法图案化该电极层(1106),以湿化学法自介电层(1104)移除电极层(1106)之渣滓,或以湿化学法自介电层(1104)移除电极层(1106)之区,该区曾在乾蚀刻方法中变薄。31.如申请专利范围第30项之方法,其中该湿化学移除之实施对介电层(1104)为选择性,较佳为选择性大于4:1或10:1。32.如申请专利范围第31项之方法,其中该电极层(1106)以时间控制蚀刻,及/或其中该电极层(1106)包含一金属氮化物,或由金属氮化物组成,特别是氮化钛或氮化钨或氮化钽,及/或其中该电极层(1106)较100nm为薄或较60nm为薄。33.如申请专利范围第30项之方法,其中该电极层(1106)以时间控制蚀刻,及/或其中该电极层(1106)包含一金属氮化物,或由金属氮化物组成,特别是氮化钛或氮化钨或氮化钽,及/或其中该电极层(1106)较100nm为薄或较60nm为薄。34.如申请专利范围第30项至第33项任一项之方法,其中该电极层(1106)由氮化钛组成,或含氮化钛,其中之硷性水溶,液较佳含氧化剂,特别是过氧化氢,及/或含氨水及/或胺,系用以供湿化学移除,其中之酸,特别是硝酸溶液或氢氟酸溶液,系用以作湿化学移除。35.如申请专利范围第30项至第33项任一项之方法,其中之介电层(1104)包含氮化矽或二氧化矽,或由氮化矽或由二氧化矽组成,及/或其中电极层(1104)之厚度(D2)为小于100nm或小于50nm,但较佳大于30nm。36.如申请专利范围第30项至第33项任一项之方法,其中之介电层(1104)在湿化学移除后图案化,特别是在湿化学移除与介电层(1104)之图案化之间无其他层产生于电极层(1106)上,及/或其中该介电层(1104)利用化学或化学-物理乾蚀刻方法予以蚀刻,及/或其中该介电层(1104)自电极层(1106)一距离(B1)予以图案化,该距离大于5nm,或大于50nm,或大于100nm。37.如申请专利范围第30项至第33项任一项之方法,其中该电极层(1106)利用乾蚀刻方法予以过度蚀刻,过度蚀刻时间小于6秒,或小于3秒,较佳为0秒,及/或其中自电极层(1106)在湿化学移除期间产生之电极(1120)之横向蚀刻,由掩罩设计之增加之设计尺寸而补偿,其在微影方法中供图案化该电极层(1106)。38.如申请专利范围第30项至第33项任一项之方法,其中该方法系用以制造一电路排列,在其标准使用条件下,其寿命至少为7年或至少10年。39.一种积体电容器排列(1134),特别是以上述申请专利范围中一项之方法制造之电容器排(1134),具有一介电层(1104),及有一电极(1102)与介电层(1104)相邻,介电层(1104)在未被电极(1120)盖住之至少一部分(B1)之厚度与被电极层(1120)盖住之一区之介电层厚度偏移少于5nm或小于1nm,介电层(1104)在未被电极层(1120)盖住之区无电极层(1106)之渣滓,其已被图案化以制造该电极(1120)。40.如申请专利范围第39项之电容器排列(1134),其中接近电极之部分(B1)之边界之距离至少为3nm,或至少10nm远离电极(1120),及/或其中远离电极之部分(B1)之边界之距离至少为3nm,或至少10nm,或至少20nm,较接近电极之部分(B1)之边界更远离电极,及/或其中介电层在部分(B1)之厚度至多以3nm或至多以2nm或至多以1nm变化。41.如申请专利范围第39或40项之电容器排列,其中该介电层(1104)具有至少接触部分(1142)或复数个穿过之接触部分。图式简单说明:第1图显示有三电极之电容器排列制造中之中间级。第2图显示有三电极之电容器排列制造时之另一中间级。第3图显示为有三电极之电容器。第4A-4C图显示有三电极之电容器。第5A-5C图显示制造有不同厚度之三电极之电容器排列之第二微影方法之中间级。第6A-6C图显示不同电容器排列所需之表面积之比较。第7A-7D图显示有九个电极之电容器排列制造中之制造级。第8图显示有九个电极之电容器排列。第9图显示一电容器排列,其延伸过四个金属化层及有三个单MIM电容器。第10图显示一电容器排列,其延伸过三个今属化层及有二个三MIM电容器。第11A图显示一电容器排列之制造中之制造级。第11B图显示在电极层上乾蚀刻后之电容排列。第11C图显示在湿化学清除步骤以移除电极层之渣滓后之电容器排列。第11D图显示另一电容器排列之制造级。 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