页缓冲器电路、快闪存储器器件及其编程操作方法

摘要

本发明涉及一种尺寸缩小的页缓冲器电路、一种具有页缓冲器电路的快闪存储器器件及其编程操作方法。根据本发明，即使在没有数据比较电路的情况下，页缓冲器电路也能够使用数据检验电路来执行多级元件(MLC)的编程操作。因此，能够减少占用面积，并且也能够缩小快闪存储器器件的尺寸。

主权项

1.一种快闪存储器器件的页缓冲器电路，所述快闪存储器器件具有与至少一对位线相连的多级元件(MLC)，所述页缓冲器电路包括：高位寄存器，被配置为至少进行下列操作之一：响应于第一读取控制信号，感测感测节点的电压、存储高位感测数据和输出反相的高位感测数据、存储输入数据和输出反相的输入数据；低位寄存器，被配置为至少执行下列操作之一：响应于第二读取控制信号，感测感测节点的电压、存储第一低位感测数据和输出反相的第一低位感测数据，并响应于第三读取控制信号，感测感测节点的电压、存储第二低位感测数据和输出反相的第二低位感测数据；高位检验电路，被配置为接收反相的高位感测数据和反相的输入数据之一，并根据接收到的数据输出高位检验数据；以及低位检验电路，被配置为接收第一低位感测数据或反相的第二低位感测数据，并根据接收到的数据输出低位检验数据。